专利名称：半导体器件的测试方法和带标识晶体管电路的半导体器件的制作方法
技术领域：
本发明涉及一种有晶体管标识电路的半导体器件的测试方法，其在性能测试中确定了晶片上的半导体芯片为次品时，能够标识出由闭锁识别出的损坏，从而使次品能够被观测识别出来。本发明还涉及一种具有标识晶体管电路的半导体器件。
当对晶片进行性能测试时，必须要对已确定的次品芯片作出标记。通常是采用机械的方法对次品芯片作标记的，例如在测试探头上装上涂墨器。这样做的缺点是有可能把相邻的芯片也误作了标记。由此就提出了在大规模集成电路上用特别电路的方法而不是用机械的方法来作标记。
图1是一个半导体芯片的典型的平面草图，其为在日本公开特许61-64137所述的一种用于标识半导体器件的方法。这个半导体芯片34由一个用于标识的接点31，地接点32，和标识电路33组成。标识电路33由易熔材料构成(如铝)，其一端与标识接点31相连，而另一端与地接点32相连。
对于传统的半导体器件，当对晶片进行性能测试并确定了次品芯片的时候，通过供给标识接点31高电压和大电流，使标识电路33熔断。这样，熔断的位置就会被观察到从而使次品芯片被检出。
在日本公开特许63-102332中也公开了一种确认次品芯片的方法，它是通过事先在半导体芯片的表面被覆一层热变色材料或树脂，使当一旦出现次品芯片时就施加电流使该材料变色从而容易识别。
日本公开特许2-90549公开了一种带有用于输入和存储正品或次品的上升情况的存储单元的半导体器件。
日本公开特许6-53292公开了一种对于能够测试的半导体器件的检测方法，例如给运作测试电路部分的电源端施加一个超电压使之破坏，从而能够观测到发生异常的半导体集成电路。
日本公开特许9-199672公开了一种对于带有熔断器构造的半导体器件的测试方法，该熔断器位于每个连接于第一与第二电极以及内部电路的导线的中间，在第一和第二电极之间供给一个超过允许输入水平的电压使熔断器断开，从而停止给次品芯片的内部电路供电。
然而日本公开特许61-64137所述的传统技术存在下列问题，其一如果所施加的电压或电流不足，则标识电路33就可能熔断不了，从而次品芯片就被测试为正品；其二如果与上述相反，当所施加的电流或电压过大时，就存在不仅次品芯片而且相邻芯片也被破坏的危险。
对于上述其它参考文献所述的方法也存在类似的问题，例如，如果所施加的超电压或电流比工作电压要低，次品芯片就有可能测试不出来。此外，日本公开特许2-90549所述的方法还存在需要有存储单元的缺点。
本发明的目的是提供一种测试半导体器件的方法，使之确保识别出次品芯片而对相邻的芯片没有不利的影响，并且提供一种带有标识晶体管电路的半导体器件。
本发明的测试半导体器件的方法由如下步骤构成提供一个带有标识晶体管电路的半导体芯片；对该芯片进行性能测试以确定它是否为次品；当该芯片被确定为次品芯片时，输入一个使标识晶体管电路产生闭锁的信号并且使该标识的晶体管损坏，从而使该标识晶体管被观测识别出来。
这个标识晶体管电路可以由如下构成一个CMOS晶体管电路并有一个用于输入引起闭锁的信号的测试信号端。在此，标识晶体管电路可以包括如下组成一个P-型MOS晶体管和一个N-型MOS晶体管，相互串联连接在电源接点和地接点之间；一个第一反相器，其输入与测试信号端相连并具有与N-型MOS晶体管的漏极相连的输出端；一个第二反相器，其输入第一反相器的输出信号并且其输出端与P-型MOS晶体管的漏极相连。
另一方面，本发明所述的半导体器件包括在半导体芯片上设置不同于功能性电路的一个用于标识的晶体管电路；能够输入信号引起晶体管标识电路产生闭锁的一个测试信号输入端，其中通过将信号输入到测试信号输入端，使标识晶体管电路发生闭锁，从而损坏该标识晶体管电路。
在这个半导体器件中，这种标识晶体管电路可以是一个CMOS晶体管电路。在此情况下，用于标识的该晶体管电路可以包括一个P-型MOS晶体管和一个N-型MOS晶体管，它们串联连接在电源接点和地接点之间；一个第一反相器，其与测试信号端相连并有与N-型MOS晶体管的漏极相连的一输出端；一个第二反相器，其输入第一反相器的输出信号并且其输出端与P-型MOS晶体管的漏极相连。
根据本发明，在半导体芯片上设置具有相当弱的闭锁特性的晶体管构成的晶体管电路。当对晶片执行性能测试时，将对产生闭锁的一芯片的用于标识晶体管电路确定为次品芯片，并使该晶体管的外围部位损坏，从而观测识别出该次品芯片。因此，在本发明中，引起闭锁的信号并不必为高电压或大电流，这样就会避免传统技术中的缺点。
图1为描述标识半导体器件的传统方法的半导体芯片的典型平面图。
图2为本发明实施例的半导体器件的电路图。
图3为描述本发明实施例的半导体器件的标识晶体管电路结构的典型截面图。
图4为描述本发明实施例的半导体器件的工作流程图。
图5为本发明另一实施例的半导体器件的电路图。
图6为描述本发明另一实施例的半导体器件的工作流程图。
以下结合附图对本发明的最佳实施例进行描述。图2是本发明实施例的半导体器件的电路图。在该实施例中，每个芯片都有一个电源接点1，一个用于测试的信号接点2，一个地接点3和一个标识晶体管电路4。该晶体管标识电路4包括一个P-型MOS晶体管10和一个N-型MOS晶体管11，它们串联连接在电源接点1和地接点3之间，还包括第一反相器8和第二反相器9。
第一反相器8与测试信号接点2相连，通过接点2输入测试信号6。第二反相器9输入第一反相器8的输出信号。P-型MOS晶体管10的源极和栅极与电源接点1相连，通过电源接点1输入电源信号5。P-型MOS晶体管10的漏极与第二反相器9的输出端相连。N-型MOS晶体管11的源极和栅极与地接点3相连。通过地接点3输入地信号7。N-型MOS晶体管11的漏极与第一反相器8的输出端相连。
图3是描述标识电路4结构的典型的截面图。一个N阱区13形成在于P-型半导体基片12中。在N阱区13中设有一个N阱接点14,P-型晶体管10的源极15、栅极16和漏极17。在N阱区13外的P-型半导体基片12的表面上设有N-型晶体管11的漏极18、栅极19和源极20，并且还有一个P-型次接点21。N阱接点14和P-型晶体管10的源极15以及栅极16均与电源接点1相连，使电源信号5输入到接点14、源极15和栅极16。N-型晶体管11的栅极19和源极20以及P-型次接点21均与地接点3相连，使地信号7输入到栅极19、源极20和次接点21。P-型晶体管10的漏极17与第二反相器9的输出端相连。N-型晶体管11的漏极18与第一反相器8的输出端相连。
P-型晶体管17与N阱区13之间的重叠尽可能小。N-型晶体管18和N阱区13之间的距离做得尽可能短。N阱区13的杂质浓度要低并且其深度要小。这样，标识电路4的闭锁特性会被降低。
N阱接点14和P-型次接点21被排列在标识电路的周围作为保护带。这样就防止了标识电路4的闭锁会有害地影响外部电路，同时也防止了由于噪声或外部电路的影响引起标识电路4的误闭锁。
接下来参考图4的流程图对本发明实施例所述的半导体器件的测试方法进行叙述。在对每个芯片作晶片性能测试之前，分别对电源接点1和地接点3施加一个预定的电源电压和地电压，并且使测试信号接点保持低电位(步骤A1)。
接下来进行常规的晶片性能测试(步骤A2)。如果A2步骤的结果是通过(正品)，这个芯片就被性能测试确定为正品从而结束测试工作(步骤A3)；如果A2步骤的结果是不通过(次品)，则输入到测试信号接点2的信号就会转变为高电位(步骤A4)。
如果发生了上述电位升高的转变，P-型晶体管的漏极17就会变为高电位，而N-型晶体管的漏极18就会变为低电位。这样一来，一部分储存在P-型晶体管的漏极17中的空穴就会通过N阱区域13而到达N-型晶体管的漏极18；反之，一部分储存在N-型晶体管的漏极18中的电子就会通过N阱区域13而到达P-型晶体管的漏极17。由于P-型晶体管的漏极17与N-型晶体管的漏极18之间的距离很短，这样就会导致P-型半导体基片12与N阱区域13之间的电流被放大从而产生一个闭锁现象，即在电源信号5和地信号7之间产生大量的穿透电流(步骤A5)。作为大穿透电流流动的结果，在标识电路4的内部出现损坏使其铝导线发生熔断。这样，在晶片外表检查中通过观察晶片上标识电路4的外表面是否被破坏就可以确认出次品芯片(步骤6)。
通过上面的描述可以看出，在本发明实例中，通过LSI芯片特定位置的标识电路断开，很容易鉴别出后面将要处理的在晶片测试中标识了的位置。毫无疑问，在本发明实例中不会在出现用机械方法(如探头)所遇到的各种问题，也不会对邻近的芯片作出误标记。
进一步讲，本发明实施例利用了CMOS晶体管的闭锁特性，使晶体管闭锁进而遭到破坏。这样一来，不象传统技术那样，在本发明实例中不需施加高电压或大电流。
接下来阐述本发明的另一个实施例。图5是本实施例的半导体器件的电路图。该实施例不同于图2所示的实施例的地方是没有使用测试信号接点2，而是通过测试电路22在LSI中执行一个自诊断检测。当测试电路22的自诊断检测的结果确认一个LSI芯片是次品的时候，测试电路22输出一个故障信号23指出该芯片是次品。换句话说，此实施例与图2和图3所示的实例1相比除了把图2中的测试信号6改为故障信号23之外，其它完全一样。
以下结合图6所示的流程图对本实施例的工作过程作进一步描述。在对每个芯片作性能测试之前，分别对电源接点1和地接点3施加一个确定的电源电压和地电压，并且使测试电路22的输出即故障信号23保持低电位(步骤B1)。
使用测试电路22，对LSI芯片自身进行自诊断检测(步骤B2)。如果B2步骤的结果是通过(正品)，这个芯片就被性能测试确定为正品从而结束测试工作(步骤B3)；如果B2步骤的结果是不通过，则测试电路22输出一个高电位的信号作为故障信号23(步骤B4)。结果晶体管标识电路4产生闭锁(步骤B5)，最后通过观察标识电路4是否被破坏就可以确认出次品芯片(步骤B6)。
此实施例与图2～图4所述的实施例相比其不同点如下在图2至图4的实施例中，引起标识电路4的晶体管闭锁的触发信号是从外部端子输入的；而在本实施例中，相对应的触发信号来自于内部电路。正因为如此，在本实施例中通过在LSI中的测试电路22产生故障信号23而减少了一个外部端子。
综上所述，根据本发明，通过晶体管标识电路(如CMOS晶体管结构)产生闭锁使之破坏晶体管从而对次品芯片进行标识。这样就可以确保标识出次品芯片并在后面的步骤中方便的确认晶片测试中标识的位置。此外，根据本发明，由于利用晶体管(如CMOS晶体管)的闭锁特性使之损坏，不需要施加如传统技术那样的高电压或大电流，从而也避开了对周边电路的不良的影响。
权利要求
1.一种测试半导体器件的方法，其特征在于该方法包括如下步骤设置一个具有标识晶体管电路的半导体芯片；对半导体芯片进行性能测试以确定该芯片是否为次品；当确定为次品芯片时，输入一个使所述的标识晶体管电路产生闭锁的信号并且使该标识的晶体管损坏，从而使该标识的晶体管被观测识别出来。
2.根据权利要求1所述的半导体器件的测试方法，其特征还在于所述的标识晶体管电路为CMOS晶体管电路，并具有一个用于输入引起闭锁信号的测试信号端子。
3.根据权利要求2所述的半导体器件的测试方法，其特征还在于所述的标识晶体管电路包括串联连接在电源接点和地接点之间的一个P-型MOS晶体管和一个N-型MOS晶体管；输入与测试信号端相连的一个第一反相器，其输出端与N-型MOS晶体管的漏极相连；输入为第一反相器的输出信号的一个第二反相器，其输出端与所述P-型MOS晶体管的漏极相连。
4.一种半导体器件，其特征在于该器件包括在一个半导体芯片上设置不同于功能性电路的一个标识晶体管电路；用于输入引起所述的标识晶体管电路闭锁的一个测试信号输入端；其中通过将所述信号输入到测试信号输入端子，使所述的标识晶体管电路产生闭锁从而使所述的标识晶体管电路损坏。
5.根据权利要求4所述的半导体器件，其特征还在于所述的标识晶体管电路为CMOS晶体管电路。
6.根据权利要求4所述的半导体器件，其特征还在于所述的标识晶体管电路包括串联连接在电源接点和地接点之间一个P-型MOS晶体管和一个N-型MOS晶体管；输入与测试信号端相连的一个第一反相器，其输出端与N-型MOS晶体管的漏极相连；其输入为第一反相器的输出信号的一个第二反相器，其输出与P-型MOS晶体管的漏极相连。
全文摘要
一个位于半导体芯片上的标识晶体管电路,包括一个P－型MOS晶体管和一个N－型MOS晶体管,相互串联在电源接点和地接点之间;一个第一反相器与测试信号端相连并输出给N－型MOS晶体管的漏极;一个第二反相器与第一反相器的输出相连并输出给P－型MOS晶体管的漏极。当性能测试确定该芯片为次品时,输入高电位信号使晶体管标识电路闭锁而损坏进而被确认出来。结果可以确保能确认出次品而不会影响相邻芯片。
文档编号H01L21/66GK1223468SQ99100150
公开日1999年7月21日 申请日期1999年1月12日 优先权日1999年1月12日
发明者冲康充 申请人:日本电气株式会社