一种半导体器件及其形成方法
【技术领域】
[0001] 本发明属于半导体制造工艺技术领域，涉及一种半导体器件及其形成方法。
【背景技术】
[0002] 超结金属氧化物半导体场效应晶体管（Super-junctionMOSFET)是一种新型的功 率器件，由于其特殊的纵向PN柱交替结构，电荷可以相互补偿，在器件截止状态时，施加较 低的电压可以使P型区和N型区在采用较高掺杂浓度时能实现较高的击穿电压，同时获得 更低的导通电阻。
[0003] 在超结器件制作工艺中，通常是先形成一特定掺杂类型的半导体衬底，并在该特 定掺杂类型半导体衬底上的特定区域进行相反类型掺杂，从而形成P型区、N型区交叉的超 结结构。以超结NMOS晶体管为例，半导体衬底掺杂为N型，对于P型区的形成方法基本有 两种：一种方法是多次光刻、P型注入和外延生长的方法，其特点是工艺简单，但由于多次 光刻、注入和外延，成本很高；另一种方法是在特定半导体衬底上进行P型区硅刻蚀形成沟 槽（Trench)，之后采用外延填充方法在沟槽中填充P型硅，从而形成P型区，其特点是成本 很低，但工艺复杂，技术难度很大。
[0004] 图1所示为采用外延填充方法制作超结金属氧化物半导体场效应晶体管的第一 步，在特定掺杂类型的半导体衬底10上形成一介质层11。接着，如图2所示，进行刻蚀在特 定掺杂类型的半导体衬底10中形成沟槽12,其中沟槽12的侧壁与半导体衬底10水平面之 间具有一夹角9 1，9 1 一般在80?89. 5度之间，且0 1越小，外延填充的效果越好，但对 耐压等参数有影响。之后，采用常规外延填充工艺在沟槽12中填充外延层，由于淀积原理， 外延填充过程中，如图3所示，沟槽顶部的气氛利于淀积从而在沟槽顶部先封口，因此在沟 槽12的顶部形成外延堆积13,导致沟槽12内部空间未填满留下一道缝隙13a，在沟槽的倾 斜度9 1越接近90度的时候，外延填充的能力越差，越容易形成大的缝隙，在严重的情况下 甚至出现大的空洞。缝隙和空洞的存在使硅原子和掺杂原子排列不连续形成缺陷，导致器 件工作中，特别是高压情况下容易发生漏电，影响器件的性能和可靠性。
【发明内容】
[0005] 本发明的目的在于提供一种半导体器件及其形成方法，无需采用技术难度较大的 常规外延掺杂工艺，有利于形成没有缝隙或空洞的填充层，提高器件的性能和可靠性。
[0006] 为了解决上述问题，本发明提供一种半导体器件形成方法，包括：
[0007] 提供具有特定掺杂类型的半导体衬底；
[0008] 在所述半导体衬底上形成介质层；
[0009] 刻蚀所述介质层和半导体衬底形成沟槽；
[0010] 在所述沟槽内壁以及介质层上形成阻挡层；
[0011] 采用与所述半导体衬底的掺杂类型相反的液态掺杂源进行扩散工艺，所述液态掺 杂源覆盖所述阻挡层表面，并在所述沟槽周围的半导体衬底中形成与所述半导体衬底的掺 杂类型相反的掺杂区；
[0012] 去除所述阻挡层、液态掺杂源以及介质层；以及
[0013] 在所述沟槽中形成填充层。
[0014] 可选的，在所述的半导体器件形成方法中，所述阻挡层是二氧化硅。所述阻挡层的 厚度范围为丨OA?丨000A。采用高温生长工艺形成所述阻挡层，所述高温生长工艺的温度 范围为1000?1200度。
[0015] 可选的，在所述的半导体器件形成方法中，所述半导体衬底的掺杂类型为P型时， 所述液态掺杂源的掺杂类型为N型；所述半导体衬底的掺杂类型为N型时，所述液态掺杂源 的掺杂类型为P型。
[0016] 可选的，在所述的半导体器件形成方法中，所述扩散工艺在氮气和氧气的氛围 下进行，温度范围为900?1250度。经过扩散工艺后掺杂区的方块电阻范围为0.5? 23ohm/ □〇
[0017] 可选的，在所述的半导体器件形成方法中，在所述沟槽中形成填充层的步骤包 括：
[0018] 在所述沟槽中以及半导体衬底表面沉积填充材料；以及
[0019] 对所述半导体衬底的表面进行平坦化处理，去除所述半导体衬底表面的填充材 料，以在所述沟槽中形成填充层。
[0020] 可选的，在所述的半导体器件形成方法中，所述填充层是二氧化硅或者非掺杂多 晶硅。采用化学机械研磨工艺或者回刻工艺对所述对半导体衬底表面进行平坦化处理。
[0021] 可选的，在所述的半导体器件形成方法中，所述半导体器件是超结金属氧化物半 导体场效应晶体管。
[0022] 本发明还提供一种半导体器件，包括：
[0023] 具有特定掺杂类型的半导体衬底；
[0024] 形成于所述半导体衬底中的沟槽；
[0025] 形成于所述沟槽周围的半导体衬底中与所述半导体衬底的掺杂类型相反的掺杂 区；以及
[0026] 形成于所述沟槽中的填充层。
[0027] 可选的，所述填充层是二氧化硅或者非掺杂多晶硅。
[0028] 可选的，所述半导体器件是超结金属氧化物半导体场效应晶体管。
[0029] 与现有技术相比，本发明在特定掺杂类型的半导体衬底上形成沟槽后，采用与所 述半导体衬底的掺杂类型相反的液态掺杂源进行扩散，所述液态掺杂源覆盖阻挡层表面， 并在所述沟槽周围的半导体衬底中形成与所述半导体衬底的掺杂类型相反的掺杂区，无需 采用工艺复杂、技术难度较大的常规外延掺杂工艺，降低了工艺难度。另外，本发明在形成 掺杂区后，采用填充性较佳的介质材料如二氧化硅或者非掺杂多晶硅进行沟槽填充，有利 于形成没有缝隙或空洞的填充层，使沟槽内部填充没有缺陷，降低了对沟槽刻蚀工艺的要 求，保证器件的高压性能和可靠性要求。
【附图说明】
[0030]参照附图，根据下面的详细描述，可以更加清楚地理解本发明。为了清楚起见，图 中各个层的相对厚度以及特定区的相对尺寸并没有按比例绘制。在附图中：
[0031] 图1?3是现有技术的半导体器件形成过程中的器件剖面结构示意图；
[0032] 图4是本发明一实施例的半导体器件形成方法的流程示意图；
[0033] 图5?11是本发明一实施例的半导体器件形成过程中的器件剖面结构示意图。
【具体实施方式】
[0034] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的【具体实施方式】做详细的说明。
[0035] 在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以 很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况 下做类似推广，因此本发明不受下面公开的具体实施的限制。
[0036] 参见图4,本发明提供一种半导体器件形成方法，包括如下步骤：
[0037] Sll:提供具有特定掺杂类型的半导体衬底；
[0038] S12 :在所述半导体衬底上形成介质层；
[0039] S13 :刻蚀所述介质层和半导体衬底形成沟槽；
[0040] S14 :在所述沟槽内壁以及介质层上形成阻挡层；
[0041] S15:采用与所述半导体衬底的掺杂类型相反的液态掺杂源进行扩散，所述液态掺 杂源覆盖阻挡层表面，并在所述沟槽周围的半导体衬底中形成与所述半导体衬底的掺杂类 型相反的掺杂区；
[0042] S16 :去除所述阻挡层、液态掺杂源以及介质层；以及
[0043] S17 :在所述沟槽中形成填充层。
[0044] 下面结合附图4-11对本发明的【具体实施方式】做详细的说明。
[0045] 结合图4和图5所示，执行步骤S11，提供具有特定掺杂类型的半导体衬底30,并 在所述半导体衬底30上形成一介质层31。
[0046] 具体的，步骤Sll中，所述具有特定掺杂类型的半导体衬底30可以是N型掺杂或 P型掺杂的硅衬底、锗硅衬底、III-V族元素化合物半导体衬底或本领域技术人员公知的其 他半导体材料衬底。本实施例中包括形成功率器件常用的N型〈100>晶向的硅衬底。所述 介质层31的材料为氮化硅、氮氧化物或二氧化硅中的一种或者多种，所述介质层31的厚度 例如为丨〇〇A?丨ooooA。
[0047] 结合图4和图6所示，执行步骤S12,刻蚀所述介质层31和半导体衬底30形成沟 槽32〇
[0048] 具体的，步骤S12中，通过匀胶和曝光工艺形成图案化光阻层，然后进行刻蚀选择 性去除介质层31以及进行沟槽刻蚀形成沟槽32,再去除图案化光阻层。所述选择性去除介 质层31以及做沟槽刻蚀均采用干法刻蚀，所述沟槽32的深度h为0. 5?200ym、顶部宽度 a和底部宽度b为0. 1?50ym、沟槽倾斜度0 2范围为80?90度。可采用干法去胶加湿 法去胶的方式去除图案化光阻层。
[0049] 结合图4和图7所示，执行步骤S13,在所述沟槽32的内壁以及介质层31上形成 阻挡层33。所述阻挡层33用于在后续掺杂过程中形成富杂质层，利于杂质的再分步；并 且，由于一些液态掺杂源对半导体衬底裸露区域有腐蚀作用，所述阻挡层33还可以保护半 导体衬底裸露区域不被液态掺杂源腐蚀；此外，如果所述液态掺杂源不经阻挡直接进行掺 杂则容易在半导体衬底上形成缺陷，经过阻挡层遮挡则可避免此缺陷或者即便产生缺陷后 续也可通过去除阻挡层而得以消除。所述阻挡层33的较佳厚度范围为IOA?1