一种半导体器件及其制造方法和电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子
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【背景技术】
[0002]在半导体技术领域中，对于先进的半导体技术，应力工程成为器件性能提升的最重要的因素之一。对于PM0S，锗硅(SiGe )技术可以通过给沟道施加压应力来提高载流子迁移率。对于NPMOSj^-(SiC)技术可以通过给沟道施加张应力来提高载流子迁移率。
[0003]在锗硅(SiGe)和碳硅(SiC)的晶体结构中，锗(Ge)原子和碳(C)原子占据硅(Si )原子本来的位置。由于C、Ge、Si为同族元素并且它们的均具有4个价电子，SiGe和SiC均不带电。由于C原子的体积比Si原子小，因此SiC晶体会对相邻的晶体产生张应力。由于Ge原子的体积比Si原子大，因此SiGe晶体会对相邻的晶体产生压应力。通过调整SiC和SiGe的生长过程，张应力和压应力可以被优化到非常强。
[0004]然而，随着人们对半导体器件的性能要求越来越高，通过常规的SiC技术产生张应力的方式，有时将难以满足对器件性能要求。NMOS沟道区的张应力不足，将导致载流子迁移率不足，最终导致整个半导体器件(例如:SRAM，以及其他需要高性能NMOS的集成电路)的性能无法满足实际需要。
[0005]因此，为解决上述问题，本发明提出一种新的半导体器件的制造方法。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置。
[0007]本发明实施例一提供一种半导体器件的制造方法，所述方法包括:
[0008]步骤SlOl:提供前端器件，所述前端器件包括半导体衬底、位于所述半导体衬底上的NMOS器件的伪栅极和栅极间隙壁；
[0009]步骤S102:在所述半导体衬底位于所述NMOS器件的栅极间隙壁两侧的部分之中形成用于容置嵌入式碳硅层的沟槽；
[0010]步骤S103:在所述沟槽内形成内部具有空洞的嵌入式碳硅层。
[0011]其中，在所述步骤S103中，使所述嵌入式碳硅层具有空洞的方法包括:在形成所述嵌入式碳硅层时提高碳硅的生成速率，或者，提高所述沟槽的纵横比，或者，调节碳硅层的其它生长参数(如温度，气体流量，压强，功率，电压等)。
[0012]其中，在所述步骤S103中，所述嵌入式碳硅层的顶端不低于所述半导体衬底的上表面。
[0013]其中，所述嵌入式碳硅层的顶端高出所述半导体衬底的上表面0_30nm。
[0014]其中，所述空洞为椭球形，其长直径为0-30nm，短直径为0_40nm ;并且，所述空洞的顶端距所述半导体衬底的上表面的距离为-80nm至1nm (其中“负值”代表空洞的顶端低于半导体衬底的上表面，“正值”代表空洞的顶端高于半导体衬底的上表面)。
[0015]其中，所述空洞在所述嵌入式碳硅层中位于临近所述NMOS器件的沟道的一侧。
[0016]其中，在所述步骤SlOl中所述前端器件还包括位于所述半导体衬底上的PMOS器件的伪栅极和栅极间隙壁，并且，在所述步骤SlOl与所述步骤S102之间还包括步骤S1023:
[0017]在所述半导体衬底位于所述PMOS器件的栅极间隙壁两侧的部分之中形成嵌入式锗硅层。
[0018]其中，在所述步骤SlOl中所述前端器件还包括位于所述半导体衬底上的PMOS器件的伪栅极和栅极间隙壁，并且，在所述步骤S103之后还包括如下步骤:
[0019]步骤S104:形成PMOS器件的主侧壁和NMOS器件的主侧壁；
[0020]步骤S105:通过离子注入工艺形成PMOS器件的源极、漏极和NMOS器件的源极、漏极；
[0021]步骤S106:形成位于PMOS器件的源极、漏极和NMOS器件的源极、漏极之上的金属硅化物，形成层间介电层，并形成PMOS器件的金属栅极以及NMOS器件的金属栅极；
[0022]步骤S107:在所述层间介电层中形成位于接触孔；
[0023]步骤S108:形成位于所述层间介电层之上的金属层和互连结构。
[0024]其中，在所述步骤S103与所述步骤S104之间还包括步骤S1034:
[0025]在所述半导体衬底位于所述PMOS器件的栅极间隙壁两侧的部分之中形成嵌入式锗硅层。
[0026]本发明实施例二提供一种半导体器件，包括半导体衬底、位于所述半导体衬底上的NMOS器件，还包括位于所述NMOS器件的沟道区域两侧的嵌入式碳硅层；其中，所述嵌入式碳硅层内部具有空洞。
[0027]其中，所述嵌入式碳硅层的顶端不低于所述半导体衬底的上表面。
[0028]其中，所述嵌入式碳硅层的顶端高出所述半导体衬底的上表面0_30nm。
[0029]其中，所述空洞为椭球形，其长直径为0_30nm，短直径为0_40nm ;空洞的顶端距半导体衬底的上表面的距离为-80nm至1nm (其中“负值”代表空洞的顶端低于半导体衬底的上表面，“正值”代表空洞的顶端高于半导体衬底的上表面)。
[0030]其中，所述空洞在所述嵌入式碳硅层中位于临近所述NMOS器件的沟道区域的一侧。
[0031]本发明实施例三提供一种电子装置，其包括如上所述的半导体器件。
[0032]本发明的半导体器件的制造方法，通过形成具有空洞的嵌入式SiC层，增强了嵌入式SiC层对NMOS器件的沟道区域的张应力，进而提高了 NMOS器件的载流子迁移率，提高了整个半导体器件的性能。本发明的半导体器件，在NMOS器件的嵌入式SiC层中形成有空洞，可以增强嵌入式SiC层对NMOS器件的沟道区域的张应力，进而提高NMOS器件的载流子迁移率，提高整个半导体器件的性能。本发明的电子装置，由于使用了上述半导体器件，同样具有上述优点。
【附图说明】
[0033]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0034]附图中:
[0035]图1A-1D为本发明实施例一的半导体器件的制造方法的关键步骤形成的图形的示意性剖视图；
[0036]图2为本发明实施例一的半导体器件的制造方法的一种示意性流程图；
[0037]图3为本发明实施例二的一种半导体器件的示意性剖视图。
【具体实施方式】
[0038]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0039]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0040]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0041]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转9