半导体器件和半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体制造领域，特别涉及半导体器件和半导体器件的制作方法。
【背景技术】
[0002]随着超大规模集成电路(ULSI:Ultra Large Scale Integrat1n)的快速发展,集成电路制造工艺变得越来越复杂和精细。为了提高集成度，降低制造成本，半导体器件的关键尺寸不断变小，芯片单位面积内的半导体器件数量不断增加，在半导体器件关键尺寸减小的同时，半导体器件图形也不断地细微化。
[0003]对于半导体器件，当半导体器件的沟道长度缩短到可与栅极结构两侧掺杂区耗尽层宽度之和相比拟时，器件将发生偏离长沟道的行为，即产生沟道长度趋近于重掺杂区耗尽层宽度之和的情形，这种因沟道长度缩短而发生的对器件特性的影响，即为短沟道效应(SCE =Short Channel Effects)，短沟道效应会使半导体器件的性能变坏且工作复杂化。
【发明内容】
[0004]本发明解决的问题是提供一种优化的半导体器件和半导体器件的制作方法，避免半导体器件发生源漏穿通(Source to Drain Punch)问题,改善短沟道效应,满足器件小型化的需求，提高半导体器件的电学性能。
[0005]为解决上述问题，本发明提供一种半导体器件的制作方法，包括:提供半导体衬底，所述半导体衬底表面具有栅极结构；在所述半导体衬底表面形成偏移侧墙，所述偏移侧墙位于栅极结构两侧，且暴露出栅极结构两侧的半导体衬底表面；以所述偏移侧墙为掩膜，刻蚀暴露出的半导体衬底表面，在半导体衬底内形成凹槽；在所述凹槽侧壁形成隔离层；去除部分厚度的偏移侧墙，暴露出凹槽和栅极结构之间的半导体衬底表面；在所述凹槽内形成填充层，所述填充层覆盖所述暴露出的半导体衬底表面，且所述填充层的顶部高于隔离层顶部；在所述填充层内形成掺杂区。
[0006]可选的，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
[0007]可选的，所述隔离层的形成步骤为:形成覆盖凹槽表面、偏移侧墙以及栅极结构的隔离膜；采用各向异性刻蚀工艺刻蚀去除位于栅极结构和偏移侧墙表面以及凹槽底部的隔离膜，在凹槽侧壁形成隔离层。
[0008]可选的，所述各向异性刻蚀工艺为干法刻蚀。
[0009]可选的，采用等离子刻蚀工艺进行所述干法刻蚀，所述等离子刻蚀工艺的工艺参数为:源功率为500瓦至1500瓦，偏置功率为1000瓦至2500瓦，反应腔室压强为10毫托至100毫托，刻蚀气体包括C4F8或C4F6,刻蚀气体还包括N2、02、CO2或Ar。
[0010]可选的，所述偏移侧墙为氧化硅层和氮化硅层的叠层结构。
[0011]可选的，还包括:去除所述偏移侧墙中的氮化硅层，暴露出凹槽和栅极结构之间的半导体衬底表面。
[0012]可选的，采用湿法刻蚀工艺去除所述偏移侧墙中的氮化硅层。
[0013]可选的，采用选择性外延工艺形成所述填充层。
[0014]可选的，所述填充层的材料为S1、SiGe、SiGeB, SiC或SiCP。
[0015]可选的，所述填充层的材料为Si时，所述选择性外延工艺的工艺参数为:反应气体包括硅源气体、H2和HC1，其中，硅源气体为SiH4或SiH2Cl2，硅源气体流量为Isccm至lOOOsccm, HCl 流量为 Isccm 至 lOOOsccm, H2 流量为 10sccm 至 lOOOOsccm,反应腔室温度为700度至800度，反应腔室压强为I托至100托。
[0016]可选的，所述掺杂区包括轻掺杂区和重掺杂区。
[0017]可选的，所述掺杂区还包括口袋区，且所述口袋区的掺杂类型与轻掺杂区的掺杂类型相反。
[0018]可选的，所述重掺杂区的形成过程为:在所述填充层表面形成主侧墙，所述主侧墙位于栅极结构两侧；以所述主侧墙为掩膜，对主侧墙两侧的填充层进行掺杂，形成重掺杂区。
[0019]可选的，所述栅极结构包括栅氧化层、栅电极层和顶部掩膜层。
[0020]本发明还提供一种半导体器件，包括:半导体衬底；位于所述半导体衬底表面的栅极结构；位于所述栅极结构两侧的凹槽，且所述凹槽与栅极结构之间具有暴露出的半导体衬底表面；位于所述凹槽侧壁的隔离层；填充满所述凹槽的填充层，所述填充层覆盖所述暴露出的半导体衬底表面，且所述填充层顶部高于隔离层顶部；位于所述填充层内的掺杂区。
[0021 ] 可选的，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
[0022]可选的，所述掺杂区包括轻掺杂区和重掺杂区。
[0023]可选的，所述填充层的材料为S1、SiGe、SiGeB、SiC或SiCP。
[0024]与现有技术相比，本发明提供的半导体器件的制作方法的技术方案具有以下优占-
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[0025]本实施例中，在凹槽内形成填充层之前，在凹槽侧壁形成了隔离层；在具有隔离层的凹槽内形成填充层后，在填充层内形成掺杂区；本实施例形成的半导体器件的掺杂区与栅极结构下方的半导体衬底之间形成有隔离层，所述隔离层未影响半导体器件的电学性能，且所述隔离层能有效的阻挡半导体器件的掺杂区之间发生渗透，避免发生源漏穿通问题，从而有效避免短沟道效应，满足器件小型化的需求，提高半导体器件的电学性能。
[0026]进一步，本实施例中所述偏移侧墙为氧化硅层和氮化硅层的叠层结构，所述偏移侧墙可以作为形成凹槽的掩膜；当去除偏移侧墙中的氮化硅层后，偏移侧墙中的氧化硅层还可以作为形成轻掺杂区的掩膜，且氧化硅层还可以避免在栅极结构两侧进行填充层材料的生长；因此，本实施例采用氧化硅层和氮化硅层的叠层结构作为偏移侧墙，使得工艺步骤减少，提高了半导体器件的生产效率，缩短了生产周期。
[0027]更进一步，本实施例中，所述填充层的材料为SiGe或SiGeB时，所述填充层为半导体器件的沟道区提供压应力作用，从而提高载流子迁移率，提高半导体器件的运行速率；所述填充层的材料为SiC或SiCP时，所述填充层为半导体器件的沟道区提供拉应力作用，进而提高载流子迁移率，提高半导体器件的载流子迁移率。本发明实施例提高了半导体器件的运行速率，进而优化了半导体器件的电学性能。
[0028]与现有技术相比，本发明提供的半导体器件的技术方案具有以下优点:
[0029]本发明实施例中，半导体器件的结构性能优越，在掺杂区靠近栅极结构的半导体衬底内形成隔离层，所述隔离层阻挡掺杂区之间发生相互渗透，从而避免发生源漏穿通问题，提高半导体器件的击穿电压，抑制短沟道效应的发生，优化半导体器件的电学性能。
[0030]进一步，本发明实施例中，采用了 SiGe、SiGeB、SiC或SiCP作为填充层的材料，填充层与半导体器件沟道区材料之间产生晶格失配，使得填充层向沟道区施加应力，从而提高半导体器件的载流子迁移率，提高半导体器件的运行速率，进一步优化半导体器件的电学性能。
【附图说明】
[0031]图1为一实施例制作半导体器件的流程示意图；
[0032]图2至图10为本发明另一实施例半导体器件制作过程的剖面结构示意图。
【具体实施方式】
[0033]由【背景技术】可知，现有技术制作的半导体器件依然存在短沟道效应，半导体器件容易发生源漏穿通问题。
[0034]为解决上述问题，针对半导体器件的制作工艺进行研究，半导体器件的制作工艺包括如下步骤，请参考图1:步骤S1、提供半导体衬底，所述半导体衬底表面形成有栅极结构；步骤S2、在所述栅极结构两侧的半导体衬底内形成轻掺杂区；步骤S3、在所述半导体衬底表面形成偏移侧墙，所述偏移侧墙位于栅极结构两侧；步骤S4、以所述偏移侧墙为掩膜，在栅极结构两侧的半导体衬底内形成口袋区，且所述口