伪栅的去除方法和mos晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种伪栅的去除方法和一种MOS晶体管的形成方法。
【背景技术】
[0002]随着半导体技术的不断发展，MOS晶体管的特征尺寸不断缩小，MOS晶体管的栅介质层的厚度也按等比例缩小的原则变得越来越薄。虽然栅介质层的厚度在不断降低，但由于栅极电压不会持续降低，使得所述栅介质层受到的电场强度变大，与时间相关的介质击穿(TDDB:time dependent dielectric breakdown)也更容易发生,尤其在 NMOS 晶体管中更为明显，更容易导致器件失效。
[0003]现有技术中，通常采用高K栅介质层替代氧化硅栅介质层，可以在保持等效氧化层厚度(EOT)不变的情况下增加其物理厚度，可以减少栅介质层的漏电流。但是现有技术的MOS晶体管的TDDB特性依然不佳。
【发明内容】
[0004]本发明解决的问题是提供一种伪栅的去除方法和一种MOS晶体管的形成方法。
[0005]为解决上述问题，本发明实施例提供了一种伪栅的去除方法，包括:提供半导体衬底，所述半导体衬底上具有栅介质层、位于所述栅介质层上的功函数层和位于所述功函数层上的伪栅；采用脉冲等离子体刻蚀工艺刻蚀所述伪栅，直至暴露出所述功函数层；其中，所述脉冲等离子体刻蚀工艺的刻蚀气体包括氢气。
[0006]可选的，所述脉冲等离子体刻蚀工艺的刻蚀气体还包括氦气或者氧气中的一种或两种。
[0007]可选的，所述脉冲等离子体刻蚀工艺包括循环进行的第一刻蚀步骤和第二刻蚀步骤，所述第一刻蚀步骤的刻蚀功率大于所述第二刻蚀步骤的刻蚀功率。
[0008]可选的，所述第一刻蚀步骤的刻蚀功率为100?1000W ;所述第二刻蚀步骤的刻蚀功率为O?200W。
[0009]可选的，所述第一刻蚀步骤的刻蚀时间为10?1000 μ s，所述第二刻蚀步骤的刻蚀时间为10?1000 μ S。
[0010]可选的，所述脉冲等离子体刻蚀工艺采用电感耦合等离子体刻蚀设备。
[0011]可选的，所述伪栅的材料为多晶硅、氮化硅或者非晶碳。
[0012]可选的，所述功函数层的材料为氮化钛，所述栅介质层的材料为高介电常数材料。
[0013]可选的，还包括覆盖所述伪栅顶表面的阻挡层，所述阻挡层的材料为氮化钛。
[0014]可选的，还包括，在所述脉冲等离子体刻蚀工艺之前，进行贯穿刻蚀工艺，以去除所述阻挡层。
[0015]可选的，还包括，在所述脉冲等离子体刻蚀工艺之后，进行后刻蚀工艺，所述后刻蚀工艺的刻蚀气体包括CF4、NF3> SF6或其任意组合。
[0016]可选的，所述后刻蚀工艺的刻蚀气体还包括N2。
[0017]另外，本发明实施例还提供了一种MOS晶体管的形成方法，包括:提供半导体衬底，所述半导体衬底上具有栅介质层、位于所述栅介质层上的功函数层、位于所述功函数层上的伪栅、以及位于所述伪栅两侧的半导体衬底内的源区和漏区；采用脉冲等离子体刻蚀工艺刻蚀所述伪栅，直至暴露出所述功函数层，形成第一开口，所述脉冲等离子体刻蚀工艺的刻蚀气体包括氢气；在所述第一开口内形成金属栅极。
[0018]可选的，所述脉冲等离子体刻蚀工艺的刻蚀气体还包括氦气或者氧气中的一种或两种。
[0019]可选的，所述脉冲等离子体刻蚀工艺包括循环进行的第一刻蚀步骤和第二刻蚀步骤，所述第一刻蚀步骤的刻蚀功率大于所述第二刻蚀步骤的刻蚀功率。
[0020]可选的，所述第一刻蚀步骤的刻蚀功率为100?1000W、刻蚀时间为10?1000 μ S，所述第二刻蚀步骤的刻蚀功率为O?200W、刻蚀时间为10?1000 μ S。
[0021]可选的，所述伪栅的材料为多晶硅、氮化硅或者非晶碳，所述功函数层的材料为氮化钛，所述栅介质层的材料为高介电常数材料。
[0022]可选的，还包括，所述伪栅的顶表面具有阻挡层，在所述脉冲等离子体刻蚀工艺之前，进行贯穿刻蚀工艺，以去除所述阻挡层。
[0023]可选的，还包括，在所述脉冲等离子体刻蚀工艺之后，进行后刻蚀工艺，所述后刻蚀工艺的刻蚀气体包括CF4、NF3> SF6或其任意组合。
[0024]可选的，所述后刻蚀工艺的刻蚀气体还包括N2。
[0025]与现有技术相比，本发明技术方案具有以下优点:
[0026]本发明实施例的伪栅的去除方法中，采用脉冲等离子体刻蚀工艺刻蚀所述伪栅，所述脉冲等离子体刻蚀工艺的刻蚀气体包括氢气，氢气等离子体对伪栅和功函数层具有较高的刻蚀选择比，可以减少刻蚀过程中对功函数层的损伤，有利于保护栅介质层和功函数层的薄膜质量。而MOS晶体管的TDDB特性与栅介质层和功函数的薄膜质量有关，因此，本发明实施例的伪栅去除方法有利于提高后续形成的MOS晶体管的TDDB特性。
[0027]进一步的，本发明实施例的脉冲等离子体刻蚀工艺包括循环进行的第一刻蚀步骤和第二刻蚀步骤，所述第一刻蚀步骤的刻蚀功率大于所述第二刻蚀步骤的刻蚀功率。由于所述第一刻蚀步骤的刻蚀功率较高，有利于等离子体密度和刻蚀速率的提高；第二刻蚀步骤的刻蚀功率较低，刻蚀过程中的光子辐照由于等离子体中电子能量的降低而显著降低，有利于减少栅介质层和功函数层中的光致缺陷，有利于提高栅介质层和功函数层的薄膜质量，有利于提高后续形成的MOS晶体管的TDDB特性
[0028]对应的，本发明实施例的MOS晶体管的形成方法所形成的MOS晶体管的TDDB特性佳。
【附图说明】
[0029]图1至图5是本发明一实施例的伪栅去除方法的过程中的中间结构的剖面结构示意图。
【具体实施方式】
[0030]本发明的发明人研究了现有技术的具有高介电常数栅介质层和金属栅极(HKMG)结构MOS晶体管的形成方法。发现现有技术中HKMG结构MOS晶体管通常采用后栅工艺形成，先形成伪栅，再形成位于伪栅两侧的侧墙、源区、漏区和层间介质层，再去除所述伪栅，最后形成金属栅电极。但是，去除伪栅的工艺通常为等离子刻蚀，在等离子体刻蚀的过程中，会对形成于伪栅下的高介电常数栅介质层和功函数层造成损伤，在栅介质层和功函数层中形成缺陷，如电荷中心(E ^ centers )等，导致栅介质层的薄膜质量下降，栅介质层容易被击穿，TDDB特性差。
[0031]基于以上研究，本发明的发明人提出一种伪栅的去除方法，可以减少伪栅去除过程中对栅介质层的损伤，提高MOS晶体管的TDDB特性。
[0032]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0033]需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。
[0034]图1至图5是本发明实施例的伪栅去除方法的中间结构的剖面结构示意图。
[0035]请参考图1，提供半导体衬底200，所述半导体衬底上具有栅介质层201、位于所述栅介质层201上的功函数层202和位于所述功函数层上的伪栅203。
[0036]所述半导体衬底200可以是硅或者绝缘体上硅(S0I)，所述半导体衬底200也可以是锗、锗硅、砷化镓或者绝缘体上锗。本实施例中，所述半导体衬底200包括NMOS区域和PMOS区域，所述NMOS区域用于在其内形成NMOS晶体管，所述PMOS区域用于在其内形成PMOS晶体管。
[0037]在一些实施例中，所述栅介质层201为高介电常数材料，所述栅介质层201的材料可以为Hf02、A1203、ZrO2, HfS1、HfS1N、HfTaO和HfZrO中的一种或几种。由于栅介质层201的材料具有较高的介电常数，与氧化硅相比，在相同厚度时能够提供更高的栅电容，对沟道的控制能力更强，有利于提高晶体管性能。在另一些实施例中，所述栅介质层201的材料也可以为氧化硅。
[0038]所述功函数层202可以用来调节MOS晶体管的阈值电压，同时对栅介质层201具有保护作用。本实施例中，所述功函数层201的材料为TiN。在其他实施例中，所述功函数层202还可以为TiC、TaAl等。
[0039]在一些实施例中，所述伪栅203的材料为多晶硅、氮化硅或者非晶碳。在后栅(gate-last)工艺中，后续需要去除所述伪栅203，再在伪栅203的位置形成金属栅极，形成HKMG结构。有利于提闻晶体管击穿电压、减小漏电流、提闻晶体管性能。
[0040]本实施例中，所述半导体衬底200上还具有:位于所述NMOS区域和PMOS区域之间的隔离结构204，所述隔离结构204用于隔离半导体衬底200内的有源区，所述隔离结构204可以为浅沟槽隔离结构(STI)，所述浅沟槽隔离结构的材料可以为氧化硅；位于所述伪栅203、功函数层202和栅介质层201周围的侧墙205，所述侧墙205的材料可以为氮化硅、氧化硅或者氮氧化硅；覆盖所述半导体衬底200和所述侧墙205表面的层间介质层206，所述层间介质层206的顶表面与所述伪栅203的顶表面齐平，所述层间介质层206的材料为氧化硅、氮化硅或者低K介质材料；位于所述伪栅203两侧的半导体衬底200内的源区和漏区(未示出)，所述NMOS区域的源区和漏区掺杂有N型杂质，所述PMOS区域的源区和漏区掺杂有P型杂质；位于所述层间介质层206上的阻挡层220，所述阻挡层220覆盖所述伪栅203的顶表面，所述阻挡层220用于保护NMOS区域和PMOS区域，防止氧化和污染。本实施例中，所述阻挡层220的材料为TiN，厚度为10?200埃。
[0041]在一些实施例中，所述侧墙205、源区和漏区的表面还形成应力层(未图示)，所述应力层用于在MOS晶体管的沟道区域引入应力，提高载流子迁移率。
[0042]参考图2，形成掩膜层207，所述掩膜层207覆盖PMOS区域的表面。
[0043]本实施例中，形成所述掩膜层207的工艺包括:在所述半导体衬底200上旋涂光刻胶层，所述光刻胶层位于阻挡层220上、覆盖NMOS区域和PMOS区域；经过曝光显影后去除位于所述NMOS区域的光刻胶层，剩余的位于PMOS区域的光刻胶层构成掩膜层207。在其他实施例中，所述掩膜层207也可以为硬掩膜层，其材料可以为氮化硅、氮氧化硅、非晶碳等。
[0044]本实施例中，先去除NMOS区域的伪栅，再去除POMS区域的伪栅，因此，在进行去除NMOS区域的伪栅的刻蚀工艺之前，形成覆盖PMOS区域的掩膜层207，用于保护PMOS区域的半导体器件结构。在其他实施例中，也可以形成覆盖NMOS区域的掩膜层，先去除PMOS区域的伪栅，再去除NMOS区域的伪栅。
[0045]参考图3,采用脉冲等离子体工艺(pulsing plasma etch)刻蚀NMOS区域的伪栅203，直至暴露出所述功函数层202，形成第一开口 208。
[0046]本实施例中，所述NMO