一种半导体器件及其制造方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子
目.ο
【背景技术】
[0002]在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k_金属栅工艺。对于具有较高工艺节点的晶体管结构而言，所述高k_金属栅工艺通常为后栅极工艺，其典型的实施过程包括:首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅电极层构成；然后，在所述伪栅极结构的两侧形成栅极间隙壁结构，之后去除所述伪栅极结构中的牺牲栅电极层，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金属层(workfunct1n metal layer)、阻挡层(barrier layer)和浸润层(wetting layer);最后进行金属栅极材料(通常为招)的填充。
[0003]在上述工艺过程中，由于高k介电层的引入，使得CMOS的栅极的制作可以达到特征尺寸不断减小的要求，以迎合摩尔定律。然而，仍然存在制作工艺上的挑战，即栅极的等效栅极介电层厚度(EOT)的按比例减小，其决定了高k-金属栅的有效功函数、栅漏电、栅长、栅宽等的大小，进而决定了 CMOS的可靠性程度。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成高k介电层；实施退火使所述高k介电层晶态化，以增大所述高k介电层的介电常数；回蚀刻所述高k介电层，以使所述高k介电层的厚度满足预设的目标特征尺寸；在经过所述回蚀刻的高k介电层上形成牺牲栅电极层，以在所述半导体衬底上形成伪栅极结构；去除所述伪栅极结构中的牺牲栅电极层，并在留下的栅沟槽内形成金属栅极结构。
[0006]在一个示例中，在去除所述牺牲栅电极层之前，还包括在所述伪栅极结构的两侧形成侧壁结构以及在所述半导体衬底上形成层间绝缘层的步骤。
[0007]在一个示例中，在所述高k介电层和所述半导体衬底之间还形成有界面层，在所述高k介电层和所述牺牲栅电极层之间还形成有覆盖层。
[0008]在一个示例中，所述高k介电层的厚度为10-200埃，经过所述回蚀刻的高k介电层的厚度为10-50埃。
[0009]在一个示例中，所述高k介电层的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化错、氧化错娃或者氧化招。
[0010]在一个示例中，所述退火包括均温退火、尖峰退火、毫秒退火或者高压退火。
[0011 ] 在一个示例中，所述回蚀刻的腐蚀液包括氨水、双氧水和水的混合物、稀释的氢氟酸或者盐酸和双氧水的混合物。
[0012]在一个示例中，所述金属栅极结构包括自下而上层叠的功函数设定金属层和金属栅极材料层。
[0013]在一个示例中，所述功函数设定金属层和所述金属栅极材料层之间还包括自下而上层叠的阻挡层和浸润层。
[0014]在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0015]在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0016]根据本发明，可以增大所述高k介电层的介电常数，以使所述高k介电层满足等效栅极介电层厚度按比例减小的要求。
【附图说明】
[0017]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0018]附图中:
[0019]图1A-图1H为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0020]图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
【具体实施方式】
[0021]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0022]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0023]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0024]对于现有的高k_金属栅工艺而言,形成的高k介电层为无定型态,其介电常数的大小通常在17-20之间。随着作为栅极介电层的高k介电层的物理厚度的减小，高k-金属栅的漏电现象加剧，可靠性变差。有研究表明，采用具有更高数值的介电常数的材料作为高k介电层的材料可以解决上述问题，例如采用具有立方晶态或正方晶态的氧化铪(HfO2)作为高k介电层的材料，其具有30以上的介电常数数值。然而，对于现有的高k-金属栅工艺而言，形成具有纯晶态的具有更高数值的介电常数的材料作为高k介电层的材料还面临着巨大的挑战。
[0025][示例性实施例一]
[0026]参照图1A-图1H，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0027]首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离槽、埋层等，为了简化，图示中予以省略。
[0028]接下来，作为一个示例，在半导体衬底100上依次形成界面层101和具有大厚度值的高k介电层102。界面层101可以改善高k介电层102与半导体衬底100之间的界面特性。在一个实施例中，高k介电层102的厚度为10-200埃。界面层101的材料包括氧化物，例如硅氧化物(S1x)。高k介电层102的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化铝等。形成以上各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用热氧化工艺形成界面层101，采用化学气相沉积工艺形成高k介电层 102。
[0029]接下来，实施退火使高k介电层102晶态化，增大高k介电层102的介电常数(其数值达到30以上)，以使高k介电层102满足等效栅极介电层厚度按比例减小的要求。所述退火包括均温退火、尖峰退火、毫秒退火、高压退火等。作为示例，均温退火的工艺参数包括:温度500°C?800°C，时间5秒?300秒，压力0.5torr?760torr ;尖峰退火的工艺参数包括:温度700°C?1000°C，压力0.5torr?760torr ;毫秒退火的工艺参数包括:温度1000°C?1350°C，时间200微秒?30毫秒，压力0.5torr?760torr ;高压退火的工艺参数包括:温度400°C?800°C，时间5秒?300秒，压力5atm?40atm，其中，torr代表毫米汞柱，atm代表标准大气压。
[0030]接着，如图1B所示，回蚀刻高k介电层102，使高k介电层102的厚度满足预设的目标特征尺寸。实施所述回蚀刻之后，高k介电层102的厚度为10-50埃。所述回蚀刻的腐蚀液包括氨水、双氧水和水的混合物(SCl溶液)、稀释的氢氟酸(DHF)、盐酸和双氧水的混合物(HPM)等。
[0031]接着,如图1C所示,作为一个示例,在经过所述回蚀刻的高k介电层102上依次形成覆盖层103和牺牲栅电极层104。覆盖层103的材料包括氮化钛或氮化钽。牺牲栅电极层104的材料包括多晶硅。形成以上各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用