空化学气相沉积(Ultrahigh vacuumCVD，简称UHVCVD)的方法，在SOI衬底上生长一层70~80nm厚的N型硅锗(SiGe)外延层202，掺杂浓度为lX1016cm3，锗(Ge)组分为0.1。
[0029]S103、本征层生长。如图2c所示，利用UHVCVD的方法，在硅锗(SiGe)外延层上生长一层厚度为10~15nm的本征娃(Si)层203。
[0030]S104、有源区制备。具体步骤如下:
51041、利用标准清洗工艺清洗本征硅(Si)层203表面；
51042、在温度可控的石英管中，将本征硅(Si)层/硅锗(SiGe)/S0I堆叠结构进行干氧氧化，温度为1150~1200°C，时间为150~180分钟；
51043、如图2d所示，在氮气(N2)气氛中进行退火，退火温度由1150°C逐渐降至900°C，时间为80~90分钟，以得到Ge组分约为40%的硅锗(SiGe)层204 ;进行干氧氧化，温度为800~900°C，时间为 180~240 分钟；
51044、如图2e所示，在N2气氛中进行退火，退火温度为900°C，时间为50~60分钟，以得到Ge组分约为70%~80%的SiGe层205。
[0031]上述步骤S1041~S1044的好处在于能够有效降低位错，因此应变锗(Ge)沟道材料中缺陷密度低，制备的应变锗(Ge)PMOS器件性能良好。
[0032]S1045、利用CVD的方法，在SiGe外延层上生长一层厚度为10~20nm，采用磷(P)掺杂，掺杂浓度为lX1016cm 3~5X1016cm3的应变锗(Ge)层206，这样做的好处在于，应变锗(Ge)材料相较于普通硅(Si)材料，载流子迀移率有着极大的提升。
[0033]利用CVD的方法，在应变锗(Ge)层上生长一层厚度为l~2nm的应变硅(Si)帽层207，以降低沟道层与栅氧化层界面缺陷。
[0034]S105、制作PM0S的双倒梯形凹槽栅极:
51051、如图2f所示，利用利用化学气相淀积(CVD)的方法在750~850 V下，表面淀积一层 20nm 氮化硅(SiN) 208 ；
51052、光刻PM0S栅极区，形成光刻图形(如图2f所示)，也可为此形状的掩膜板。利用粒子束刻蚀技术，对栅极指定区域进行刻蚀，理想状态下所刻蚀图形应为矩形凹槽，但由于刻蚀凹槽侧墙的作用，凹槽边沿的刻蚀速率较小，所以实际情况下所刻蚀的图形应为倒梯形，且梯形的底角大小与轰击的粒子束能量相关，粒子束能量越大，则梯形的底角越接近90°，利用粒子束为氩(Ar)粒子，固定束流为50mA，偏置条件为400~700V的粒子束刻蚀方法，刻蚀时间为0.5-1.5分钟，，从而在PM0S栅极区刻蚀出两个角度为75~85°，深度为15~25nm的倒梯形凹槽209，且两凹槽相距10nm，凹槽顶部宽度为5~8nm，这样做的好处在于:1，梯形栅可以等效为无穷多个小台阶的堆积，根据电流集边效应，台阶处的电流密度会增大，从而降低了沟道处的电流密度，以使PM0S器件获得较高的击穿电压；2，由于栅极结构不是平面结构，栅电容不再是传统的平板电容，增加了器件的栅控能力，增大了 PM0S器件在关态时的击穿电压，增加了 PM0S器件的可靠性；
51053、如图2g所示，去除表面氮化硅(SiN)208 ；
5106、制作PMOS源漏极:
51061、如图2h所示，利用ALCVD的方法在200~250°C，在表面淀积一层厚度为5~8nm的HfOjl 210 ;这样做的好处在于:可以提高器件的栅控能力，增强了器件的电学特性；
51062、利用化学气相淀积(CVD)的方法在750~850°C下，表面淀积一层20nmSiN 211 ；
51063、如图2i所示，利用刻蚀工艺刻蚀掉有源区表面指定位置即源漏位置处的SiN
211和 Hf02 210 ；
51064、采用离子注入工艺，对PMOS的源漏区进行磷(P)注入，形成重掺杂的源漏区
212；
51065、刻蚀掉表面多余的SiN阻挡层；在温度为570~600°C的队的环境下，对杂质进行激活，1-2分钟；
5107、制作PM0S的栅极； 51071、如图2j所示，利用CVD的方法在750~850°C下，在表面淀积一层20nm氮化硅(SiN) 213 ；
51072、如图2k所示，利用刻蚀工艺刻蚀掉指定区域的氮化硅(SiN)形成PMOS的栅极区；利用CVD的方法，淀积合金铬(Cr)/铜(Au) 214，制备PMOS栅极，也可以采用钴，金，镍，铂和金铬合金等其他高功函数的金属；
51073、去除氮化硅(SiN)213 ；
S108、制备PMOS器件；
51081、如图21所示利用CVD的方法，在750~850°C，在表面淀积一层氮化硅(SiN)
215；
51082、在PMOS的栅，源和漏区上光刻引线孔；
51083、金属化处理；
51084、光刻引线，形成漏极金属引线，源极金属引线和栅极金属引线，最终形成构成沟道长度为20nm的应变锗(Ge)沟道倒梯形栅PM0S器件。
[0035]本发明实施例应变锗(Ge) PMOS器件的制备方法，通过在SOI衬底上采用应变锗(Ge)作为PM0S器件的有源区，即通过在SOI衬底上生长一 N型应变锗(Ge)层形成PM0S的有源区，并采用高功函数材料作为PM0S的栅极，实现了高性能的应变锗(Ge)PMOS器件。
[0036]实施例三
请参见图3，图3为本发明实施例的另一种应变Ge倒梯形栅PM0S器件的器件结构示意图，该倒梯形栅PM0S器件从衬底底部向上依次包括:S0I衬底、硅锗(SiGe)层、应变锗(Ge)层、硅(Si)帽层、PM0S器件栅极下方的金属氧化物形成的栅氧化层、PM0S的金属栅极，以及在分离的PM0S之间形成互连的引线和钝化层等(图中未示出)。其中，PM0S器件的栅极均为如图3所示的双倒梯形凹槽栅极，其工艺由上述实施例中的工艺方法制备形成。当然，还包括位于PM0S外围形成的隔离区，该隔离区由浅槽隔离工艺(shallow trench isolat1n,简称STI)技术实现。
[0037]综上所述，本文中应用了具体个例对本发明应变Ge倒梯形栅PM0S器件及制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
【主权项】
1.一种应变Ge倒梯形栅PMOS器件的制备方法，其特征在于，包括步骤: (a)选取SOI衬底; (b)在所述SOI衬底上形成N型应变Ge层形成PMOS有源区； (c)在所述PMOS有源区表面光刻形成PMOS栅极区图形，利用粒子束刻蚀工艺在所述PMOS有源区形成双梯形凹槽； (d)在所述PMOS有源区表面形成PMOS栅介质材料； (e)刻蚀所述PMOS有源区表面指定位置处的所述栅介质材料，并向所述PMOS有源区注入P型离子形成PMOS源漏区； (f)在所述双梯形凹槽上方淀积金属以形成PMOS栅极； (g)金属化处理，并光刻漏极引线、源极引线和栅极引线，最终形成应变Ge倒梯形栅PMOS器件。2.如权利要求1所述的制备方法，其特征在于，在步骤(b)之前，还包括: (xl)在所述SOI衬底上形成SiGe外延层； (x2)在所述SiGe外延层上形成本征Si层； (x3)对所述SOI衬底、所述SiGe外延层和所述本征Si层采用干氧氧化工艺进行氧化，并退火处理，形成浓缩SiGe层。3.如权利要求2所述的制备方法，其特征在于，步骤(b)包括: (bl)在所述浓缩SiGe层上形成所述P型应变Ge层； (b2)在所述P型应变Ge层上形成应变Si帽层。4.如权利要求1所述的制备方法，其特征在于，步骤(c)包括: (Cl)在所述PMOS有源区表面形成第一阻挡层； (c2)在所述第一阻挡层表面光刻形成所述PMOS栅极区图形，在所述PMOS栅极区图形区域利用粒子束刻蚀工艺形成所述第一双梯形凹槽； (c3)去除所述第一阻挡层。5.如权利要求4所述的制备方法，其特征在于，所述粒子束刻蚀工艺条件为:采用氩(Ar)粒子作为粒子束，固定束流为50mA，偏置条件为400~700V。6.如权利要求1所述的制备方法，其特征在于，步骤(e)包括: (el)在所述PMOS有源区表面形成第二阻挡层； (e2)在所述PMOS有源区表面光刻形成PMOS源漏区图形，利用刻蚀工艺刻蚀所述PMOS源漏区表面的所述第二阻挡层及所述栅介质材料； (e3)采用带胶离子注入工艺向所述PMOS源漏区表面注入P型离子，形成所述PMOS源漏区； (e4)去除光刻胶及所述第二阻挡层。7.如权利要求1所述的制备方法，其特征在于，步骤(f)包括: (fl)在所述PMOS有源区表面形成第三阻挡层； (f2)在所述双梯形凹槽上方利用刻蚀工艺刻蚀所述第三阻挡层以形成PMOS栅极窗P ; (f3)利用化学气相沉积工艺，在所述PMOS栅极窗口处淀积金属以形成所述PMOS栅极； (f4)去除所述第三阻挡层。8.一种应变Ge倒梯形栅PMOS器件，其特征在于，由如权利要求1_7中任一项所述的方法制得。
【专利摘要】本发明涉及一种应变Ge倒梯形栅PMOS器件及制备方法，该制备方法包括:选取SOI衬底；在所述SOI衬底上形成N型应变Ge层形成PMOS有源区；在所述PMOS有源区表面光刻形成PMOS栅极区图形，利用粒子束刻蚀工艺在所述PMOS有源区形成双梯形凹槽；在所述PMOS有源区表面形成PMOS栅介质材料；刻蚀所述PMOS有源区表面指定位置处的所述栅介质材料，并向所述PMOS有源区注入P型离子形成PMOS源漏区；在所述双梯形凹槽上方淀积金属以形成PMOS栅极；金属化处理，并光刻漏极引线、源极引线和栅极引线，最终形成应变Ge倒梯形栅PMOS器件。
【IPC分类】H01L29/66, H01L29/10, H01L29/423, H01L29/16, H01L29/78
【公开号】CN105244373
【申请号】CN201510540480
【发明人】王颖, 魏益民
【申请人】陕西学前师范学院
【公开日】2016年1月13日
【申请日】2015年8月28日