这些部件被配置为连接各 种部件以形成包括一种或多种FinFET器件的功能电路。在又一实例中，多层互连件可以包 括诸如通孔或接触件的垂直互连件和诸如金属线的水平互连件。各种互连部件可以采用各 种导电材料，包括铜、钨和/或硅化物。在一个实例中，镶嵌和/或双镶嵌工艺用于形成含 铜的多层互连结构。此外，在方法100之前、期间和之后可以实施额外的工艺步骤，并且根 据方法100的各个实施例，以上所述的一些工艺步骤可以被替代或删除。
[0059] 现在参照图8,图8示出了根据方法100的一个或多个步骤制造的FinFET器件 800。FinFET器件800形成在具有一个或多个鳍元件（例如，鳍元件204)的衬底（例如，衬 底202)上。具体地，器件800包括在鳍元件（例如，鳍元件204)上方形成的原位掺杂的外 延生长层803、以及在原位掺杂外延生长层803上方形成的外延生长未掺杂层805。在各个 实施例中，原位掺杂的外延生长层803包括N型阱或P型阱，例如，N型阱或P型阱可以用 于形成原位掺杂APT层、原位掺杂阈值电压（Vt)调整层、原位掺杂晕环层或其他合适的原 位掺杂层。在各个实施例中，外延生长的未掺杂层805包括未掺杂的器件沟道807,未掺杂 器件沟道807有效地减轻载流子沟道散射、从而产生改进的器件迀移率和驱动电流。在各 个实施例中，未掺杂层805(也即有源器件沟道807)的掺杂剂浓度小于约lX1017cm3。在 一些实施例中，原位掺杂层和未掺杂层的厚度均介于约l〇nm至40nm之间。在一些实施例 中，器件800包括N型FinFET。在一些实施例中，器件800包括P型FinFET。
[0060] 器件800还包括源极区810和漏极区812以及LDD区814。在一些实施例中，源 极区810和漏极区812邻近于未掺杂器件沟道807并且在未掺杂器件沟道807的两侧上。 在一些实施例中，可以外延生长源极区810和漏极区812。此外，器件800包括在未掺杂的 器件沟道807上方形成的栅极结构808。在一些实例中，未掺杂层805 (也即有源器件沟道 807)包括硅。在其他实例中，未掺杂层805 (也即有源器件沟道807)包括诸如锗的高迀移 率材料以及以上讨论的化合物半导体或合金半导体的任何半导体和/或它们的组合。
[0061] 栅极结构808包括栅叠件，栅叠件具有在未掺杂器件沟道807上方形成的界面层、 在界面层上方形成的栅极介电层809以及在栅极介电层809上方形成的金属层811。界面 层可以包括介电材料，诸如二氧化硅层（Si02)或氮氧化硅（SiON)。栅极介电层809可以包 括高k介电层、二氧化硅或其他合适的介电质。金属层811可以包括以上所述的多个导电 层的一个或多个或者它们的组合。界面层、栅极介电层809和金属层811均可以通过以上 所述的一种或多种方法形成。在一些实施例中，侧壁间隔件815、817形成在栅极结构808 的侧壁上。侧壁间隔件815、817可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的 组合的介电材料，并且可以如先前所述地形成。
[0062] 根据本文中提供的描述，本发明提供了用于避免半导体器件的劣化（由于离子注 入工艺而可能发生）的方法和结构，半导体器件的劣化包括缺陷形成和沟道杂质（即，不需 要的沟道掺杂剂）的引入。在一些实例中，使用原位掺杂的外延生长层而不是使用离子注 入工艺来形成器件阱区（N阱或P阱），因此避免离子注入物引起的劣化。外延生长的未掺 杂层形成在原位掺杂的外延生长层上方，其中，外延生长的未掺杂层用作有源器件沟道。因 此，本发明的实施例提供了基本不含掺杂剂的FinFET器件沟道，其直接改进器件迀移率和 驱动电流。本领域技术人员将容易理解，在不背离本发明的范围的情况下，本文中描述的方 法和结构可以应用于其他各种半导体器件以有利地从其他这些器件实现类似的益处。
[0063] 因此，本发明的一个实施例描述了用于制造具有基本未掺杂的沟道区的半导体器 件（例如，FinFET器件）的方法。在一些实施例中，该方法包括提供衬底，该衬底具有从衬 底延伸的鳍。在各个实施例中，在鳍上形成原位掺杂层。例如，原位掺杂层可以包括通过外 延生长工艺而形成的原位掺杂阱区。在鳍上形成原位掺杂层之后，在原位掺杂层上形成未 掺杂层。例如，未掺杂层可以包括通过外延生长工艺而形成的未掺杂沟道区。
[0064] 在另一实施例中，讨论了一种方法，其中，提供了衬底，衬底包括从衬底延伸的多 个鳍。在各个实施例中，形成使多个鳍中的每个鳍彼此隔离的隔离区。在一些实例中，在多 个鳍的第一组鳍上形成原位掺杂的N阱区，此后，在原位掺杂的N阱区上形成未掺杂沟道 区。此外，在一些实施例中，在多个鳍的第二组鳍上形成原位掺杂的P阱区，此后，在原位掺 杂P阱区上形成未掺杂沟道区。
[0065] 在又一实施例中，讨论了一种半导体器件，该半导体器件包括具有鳍的衬底、在鳍 上方形成的原位掺杂层、在原位掺杂层上方形成的未掺杂层、以及在未掺杂层上方形成的 栅叠件。在一些实施例中，原位掺杂层包括阱区，而未掺杂层包括沟道区。在一些实例中， 原位掺杂层和未掺杂层的厚度均介于约l〇nm至40nm之间。此外，各个实施例包括邻近于 未掺杂沟道区并且位于未掺杂沟道区的两侧上的源极区和漏极区。
[0066] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方 面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实 施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人 员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精 神和范围的情况下，在此他们可以做出多种变化、替代以及改变。
【主权项】
1. 一种制造半导体器件的方法，包括： 提供衬底，所述衬底具有从所述衬底处延伸的鳍； 在所述鳍上形成原位掺杂层；以及 在所述鳍上形成所述原位掺杂层之后，在所述原位掺杂层上形成未掺杂层。2. 根据权利要求1所述的方法，其中，在所述鳍上形成所述原位掺杂层还包括在所述 鳍上外延生长原位掺杂的阱区。3. 根据权利要求1所述的方法，其中，在所述原位掺杂层上形成所述未掺杂层还包括 在所述原位掺杂层上外延生长未掺杂的沟道区。4. 根据权利要求1所述的方法，其中，所述原位掺杂层的厚度介于约10nm和40nm之 间。5. 根据权利要求1所述的方法，其中，所述未掺杂层的厚度介于约10nm和40nm之间。6. 根据权利要求1所述的方法，其中，所述未掺杂层的掺杂剂浓度小于约1X1017cm3。7. 根据权利要求3所述的方法，还包括：形成邻近于所述未掺杂的沟道区并且位于所 述未掺杂沟道区的两侧上的源极区和漏极区。8. 根据权利要求1所述的方法，还包括： 在所述鳍上形成所述原位掺杂层之前，在所述衬底上方沉积介电层；以及 实施第一介电质图案化步骤以暴露从所述衬底延伸的第一鳍； 其中，在所述鳍上形成所述原位掺杂层还包括：在暴露的所述第一鳍上形成所述原位 惨杂层；以及 在所述原位掺杂层上形成所述未掺杂层还包括：在暴露的所述第一鳍上形成的所述原 位掺杂层上形成所述未掺杂层。9. 一种方法，包括： 提供衬底，所述衬底包括从所述衬底处延伸的多个鳍； 形成使所述多个鳍中的每个鳍彼此隔离的隔离区； 在所述多个鳍的第一组鳍上形成原位掺杂的N阱区；以及 在所述第一组鳍上形成所述原位掺杂的N阱区之后，在所述原位掺杂的N阱区上形成 未掺杂沟道区。10. -种半导体器件，包括： 衬底，所述衬底具有鳍； 原位掺杂层，形成在所述鳍上方； 未掺杂层，形成在所述原位掺杂层上方；以及 栅叠件，形成在所述未掺杂层上方； 其中，所述原位掺杂层包括阱区；以及 所述未掺杂层包括沟道区。
【专利摘要】本发明提供了用于制造具有基本未掺杂的沟道区的半导体器件的方法，该方法包括提供衬底，该衬底具有从衬底处延伸的鳍。在鳍上形成原位掺杂层。例如，原位掺杂层可以包括通过外延生长工艺形成的原位掺杂阱区。在一些实例中，原位掺杂阱区包括N阱区和P阱区。在鳍上形成原位掺杂层之后，在原位掺杂层上形成未掺杂层，并且在未掺杂层上方形成栅叠件。未掺杂层可以包括通过外延生长工艺而形成的未掺杂沟道区。在各个实例中，形成邻近于未掺杂沟道区并且位于未掺杂沟道区的两侧上的源极区和漏极区。本发明还提供了利用该方法制造的半导体器件。
【IPC分类】H01L29/10, H01L21/336, H01L29/78
【公开号】CN105280701
【申请号】CN201410770301
【发明人】蔡俊雄, 吕伟元
【申请人】台湾积体电路制造股份有限公司
【公开日】2016年1月27日
【申请日】2014年12月15日
【公告号】US20160027644