碳化硅半导体元件的制作方法
【技术领域】
[0001]本发明涉及一种半导体功率元件，尤其指一种碳化硅半导体功率元件。
【背景技术】
[0002]半导体功率元件在特性上，要求在设计的耐压(击穿电压，breakdown voltage),应具备尽量小的导通电阻、低反向漏电流、以及较快的开关速度，以减少操作时的导通损耗(conduct1n loss)及切换损耗(switching loss)。碳化娃(silicon carbide, SiC)由于具有宽能隙(bandgap，Eg = 3.26eV)、高临界崩溃电场强度(2.2MV/cm)及高热导系数(4.9ff/cm-K)等特性，被认为是功率开关元件的较好材料。而在相同崩溃电压条件下，以碳化硅为基材制成的功率元件的耐压层(低掺杂浓度的漂移层(drift layer))厚度仅为硅
(Si)功率元件厚度的十分之一；且理论上的导通电阻可达硅的数百分之一。
[0003]然而碳化硅因其宽能隙，使碳化硅金属氧化物半导体场效晶体管(SiC M0SFET)的本体二极管(body d1de)导通的临界电压约为3V，造成切换时逆向电流回流时产生较大的功率损耗，且限制切换速度。除此之外，碳化硅在沉积漂移层时所产生的外延基面差排(basal plane dislocat1n),在本体二极管导通时会因为载流子的复合(recomibinat1n)而扩张成堆积缺陷(stacking fault),严重时可造成SiC M0SFET失效。因此SiC M0SFET在应用上，经常会以共封装的方式外部并联一个肖特基二极管(Schottkyd1de)，以提高操作速度、降低切换损失并避免堆积缺陷扩张所造成的可靠度问题。
[0004]除了以外部的方式并联外，例如在美国发明专利公开第US 6979863号中，即公开整合肖特基二极管的碳化硅金属氧化物半导体场效晶体管(SiC M0SFET)，然而，上述的SiCM0SFET，源极金属与肖特基金属相邻，在工艺上需使用额外的光罩，分别制作源极接触与肖特基接触，此外为避免该源极金属因制作上的误差与漂移层接触，而造成SiC M0SFET的反向漏电，需要预留较大的设计准则容许范围以避免良率不好，这样，将影响SiC M0SFET单位面积上的有效栅极宽度(gate width)，与元件的电流密度，提高成本。
【发明内容】
[0005]本发明的主要目的在于不使用额外的光罩下，提供一种整合肖特基二极管的SiCM0SFET元件，并具有较好的面积利用效率。
[0006]为了达到上述目的，本发明提供一种碳化硅半导体元件，包括基板、漂移层、多个掺杂区域、栅极介电层、栅电极、层间介电层、多个源极开口、多个结开口(接面开口，junct1n opening)、多个栅极开口、第一金属层以及第二金属层。
[0007]该基板具有η型重掺杂；该漂移层设置于该基板上并具有相比于该基板的η型轻掺杂；该掺杂区域间隔设置于该漂移层，该掺杂区域间形成结型场效应(结型场效应晶体管，JFET, junct1n field effect transistor)区域,该掺杂区域各自包括p型讲、设置于该Ρ型阱中的η型重掺杂区以及位于该ρ型阱中且被该η型重掺杂区所环绕的ρ型重掺杂区；该栅极介电层设置于该漂移层上；该栅电极设置于该栅极介电层上；该层间介电层设置于该栅极介电层与该栅极上。
[0008]该源极开口穿过该层间介电层与该栅极介电层直至接触部分该η型重掺杂区与该Ρ型重掺杂区，该源极开口之间被该栅电极与该层间介电层间隔；该结开口穿过该层间介电层与该栅极介电层直至接触该结型场效应区域与该掺杂区域，该结开口之间被该栅电极与该层间介电层间隔；该栅极开口穿过该层间介电层至该栅电极。而该第一金属层设置于该源极开口的底侧并与该η型重掺杂区及该Ρ型重掺杂区形成欧姆接触，该第二金属则包含第一部分与第二部分，该第一部分覆盖该结开口及该源极开口而与该第一金属层电连接，并与该结型场效应区域形成肖特基接触，该第二部分覆盖该栅极开口并与该第一部分电绝缘。
[0009]为了达到上述目的，本发明提供另一种碳化硅半导体元件，包括基板、漂移层、多个第一掺杂区域、多个第二掺杂区域、栅极介电层、栅电极、层间介电层、多个源极开口、多个结开口、多个栅极开口、第一金属层以及第二金属层。
[0010]该基板具有η型重掺杂；该漂移层设置于该基板上并具有相比于该基板的η型轻掺杂；该第一掺杂区域设置于该漂移层，并各自包括第一 Ρ型阱、设置于该第一 Ρ型阱中的第一 η型重掺杂区以及位于该第一 Ρ型阱中且被该第一 η型重掺杂区所环绕的第一 Ρ型重掺杂区；该第二掺杂区域与该第一掺杂区域间隔设置于该漂移层，该第一掺杂区域与该第二掺杂区域间形成结型场效应区域，该第二掺杂区域各自包括环绕非Ρ型阱区的第二 Ρ型阱、环绕该非Ρ型阱区且至少与一部分的该第二 Ρ型阱重叠(重迭)的第二 Ρ型重掺杂区；该栅极介电层设置于该漂移层上；该栅电极设置于该栅极介电层上；该层间介电层设置于该栅极介电层与该栅极上。
[0011]该源极开口穿过该层间介电层与该栅极介电层直至接触该第一 η型重掺杂区与该第一 Ρ型重掺杂区，该源极开口之间被该栅电极与该层间介电层间隔；该结开口穿过该层间介电层与该栅极介电层直至接触该第二掺杂区域，该结开口之间被该栅电极与该层间介电层间隔；该栅极开口穿过该层间介电层至该栅电极。而该第一金属层设置于该源极开口的底侧并与该第一 η型重掺杂区及该第一 Ρ型重掺杂区形成欧姆接触，该第二金属层则包含第一部分与第二部分，该第一部分覆盖该结开口及该源极开口而与该第一金属层电连接，并与该非Ρ型阱区形成肖特基接触，该第二部分覆盖该栅极开口并与该第一部分电绝缘。
[0012]这样，本发明通过将该源极开口与该结开口分隔设置，并使该第一金属层形成于该源极开口的底侧仅与该η型重掺杂区(或该第一 η型重掺杂区)及该ρ型重掺杂区(或该第一 Ρ型重掺杂区)形成该欧姆接触，而避免在工艺上容易因为工艺误差使该第一金属层与具有η型轻掺杂的该漂移层接触而短路的情形发生，提高制作的良率。
【附图说明】
[0013]图1为本发明的俯视示意图。
[0014]图2Α为本发明第一实施例在图1的X区域的放大示意图。
[0015]图2Β为图2Α的Α-Α剖面示意图。
[0016]图2C为图2Α的Β-Β剖面示意图。
[0017]图2D为本发明另一个实施例在图2Α的Α-Α剖面的示意图。
[0018]图3A为本发明第一实施例在图1的Y区域的放大示意图。
[0019]图3B为图3A的C-C剖面示意图。
[0020]图4为本发明第二实施例在图1的X区域的放大示意图。
[0021]图5为图4的D-D剖面示意图。
【具体实施方式】
[0022]有关本发明的详细说明及技术内容，现就结合【附图说明】如下:
[0023]请结合参照图1、图2A至图2C、图3A及图3B所示，图1为本发明的俯视示意图，图2A为本发明第一实施例在图1的X区域的放大示意图，图2B为图2A的A-A剖面示意图，图2C为图2A的B-B剖面示意图，图3A为本发明第一实施例在图1的Y区域放大示意图，图3B为图3A的C-C剖面7K意图，本发明为一种碳化娃半导体兀件1，包括基板10、漂移层
11、多个掺杂区域20、栅极介电层41、栅电极42、层间介电层43、多个源极开口 51、多个结开口 52、多个栅极开口 53、第一金属层61以及第二金属层62。
[0024]请参照图2B所示，该基板10在这里为4H-碳化硅基板，并