薄片式finfet器件的制作方法
【技术领域】
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。
【背景技术】
[0002]半导体工业已经进入到纳米技术工艺节点来追求更高的器件密度、更高的性能和更低的成本。尽管在材料和制造方面实现了突破性的进展，但缩小诸如传统M0SFET的平面器件仍然提出了挑战。为了克服这些挑战，电路设计者寻求新颖的结构来实现提高的性能。一种解决途径是开发三维设计，诸如鳍式场效应晶体管(FinFET)。FinFET可认为是从衬底挤出且延伸到栅极中的典型平面器件。利用从衬底延伸的薄“鳍”(或鳍结构)来制造典型的FinFET。FinFET的沟道形成在该垂直鳍中，并且在鳍的沟道区域上方(或者环绕)设置栅极。在鳍周围环绕栅极增加了沟道区域和栅极之间的接触面积，并且允许栅极从多侧控制沟道。这可以以多种方式来作用，并且在一些应用中，FinFET提供了减小的短沟道效应、减小的泄漏和更高的电流。换句话说，与平面器件相比，FinFET可以更快、更小且更有效。
[0003]然而，由于FinFET和其他非平面器件固有的复杂性，制造技术与传统的平面晶体管制造相比更加类似于MEMS (微机电系统)技术。一些平面技术可被重新设计用于非平面制造。其他技术对于非平面技术来说是完全特有的。因此，虽然已经证明非平面器件适合于多种应用，但仍然具有进一步发展器件结构、材料和制造技术的机会。这些进步潜在地实现进一步降低功耗和尺寸且具有改进的驱动强度和可靠性。
【发明内容】
[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括:衬底，具有限定于其上的顶面；部件，设置在所述衬底上并在所述顶面上方延伸；材料层，设置在所述部件上并具有限定于其上的多个源极/漏极区域，其中，所述材料层还具有设置在所述源极/漏极区域之间的沟道区域；以及栅极堆叠件，设置在所述材料层的所述沟道区域上。
[0005]在该半导体器件中，所述材料层包括石墨烯和过渡金属二硫属化物中的至少一种。
[0006]在该半导体器件中，所述材料层包括设置在所述衬底的顶面上的部分，并且所述部分没有设置在所述部件上。
[0007]在该半导体器件中，所述部件包括多个侧面，并且所述材料层设置在所述多个侧面中的每一个表面上。
[0008]在该半导体器件中，所述部件还包括最顶面，所述材料层进一步设置在所述部件的最顶面上。
[0009]在该半导体器件中，所述部件包括不具有所述材料层的最顶面。
[0010]在该半导体器件中，所述材料层包括设置在所述部件的第一侧面上的第一沟道区域和设置在所述部件的第二侧面上的第二沟道区域。
[0011]在该半导体器件中，所述第一沟道区域形成第一晶体管，并且所述第二沟道区域形成不同于所述第一晶体管的第二晶体管。
[0012]在该半导体器件中，所述部件包括介电材料。
[0013]根据本发明的另一方面，提供了一种电路器件，包括:鳍，形成在衬底上并具有形成于其上的晶体管，其中，所述鳍包括:肋结构；和片材料，形成在所述肋结构的至少一个表面上，所述片材料具有限定于其上的晶体管的沟道区域；以及栅极，形成在所述片材料的沟道区域上方。
[0014]在该电路器件中，所述肋结构包括介电材料。
[0015]在该电路器件中，所述片材料包括石墨烯和过渡金属二硫属化物中的至少一种。
[0016]在该电路器件中，所述片材料包括形成在所述衬底的隔离部件上的部分，并且所述部分远离所述肋结构延伸。
[0017]在该电路器件中，所述肋结构包括顶面和相对侧面，并且所述片材料至少形成在所述肋结构的所述相对侧面上。
[0018]在该电路器件中，所述片材料进一步形成在所述肋结构的顶面上。
[0019]在该电路器件中，所述顶面不包括所述片材料。
[0020]根据本发明的又一方面，提供了一种制造半导体器件的方法，所述方法包括:接收衬底，所述衬底具有形成于其上的部件，所述部件从所述衬底的顶面向上延伸；在所述部件上和所述衬底的顶面上形成材料层；去除形成在所述衬底的顶面上的材料层的部分；以及在所述材料层上方形成栅极堆叠件。
[0021]在该方法中，形成所述材料层包括:形成所述材料层以包括石墨烯和过渡金属二硫属化物中的至少一种。
[0022]在该方法中，所述材料层的所述部分是第一部分，并且所述方法还包括去除设置在所述部件的最顶面上的所述材料层的第二部分。
[0023]在该方法中，去除所述材料层的所述部分被配置为控制通过所述材料层形成的晶体管的沟道宽度。
【附图说明】
[0024]当结合附图阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
[0025]图1是根据本发明各个方面的工件的一部分的立体图。
[0026]图2是根据本发明各个方面的包含薄片式FinFET的工件的一部分的立体图。
[0027]图3是根据本发明各个方面的石墨烯的分子图。
[0028]图4是根据本发明各个方面的过渡金属二硫属化物的分子图。
[0029]图5是根据本发明各个方面的用于形成三栅极FinFET器件的示例性方法的流程图。
[0030]图6至图15是根据本发明各个方面的经历形成三栅极FinFET器件的方法的工件的一部分的立体图。
[0031]图16是根据本发明各个方面的经历形成三栅极FinFET器件的方法的工件的一部分的截面图。
[0032]图17是根据本发明各个方面的经历形成三栅极FinFET器件的方法的工件的一部分的立体图。
[0033]图18是根据本发明各个方面的用于形成双栅极FinFET器件的示例性方法的流程图。
[0034]图19至图24是根据本发明各个方面的经历形成双栅极FinFET器件的方法的工件的一部分的立体图。
[0035]图25是根据本发明各个方面的用于使用各向异性蚀刻工艺形成双栅极FinFET器件的示例性方法的流程图。
[0036]图26至图29是根据本发明各个方面的经历形成双栅极FinFET器件的方法的工件的一部分的立体图。
[0037]图30是根据本发明各个方面的用于使用侧壁间隔件形成双栅极FinFET器件的示例性方法的流程图。
[0038]图31至图36是根据本发明各个方面的经历形成双栅极FinFET器件的方法的工件的一部分的立体图。
[0039]图37是根据本发明各个方面的用于形成双器件FinFET的示例性方法的流程图。
[0040]图38至图41是根据本发明各个方面的经历形成双器件FinFET的方法的工件的一部分的立体图。
[0041]图42是根据本发明各个方面的用于形成内栅极FinFET的示例性方法的流程图。
[0042]图43至图50是根据本发明各个方面的经历形成内栅极双栅极FinFET的方法的工件的一部分的立体图。
[0043]图51是根据本发明各个方面的用于在多层结构上形成鳍结构的示例性方法的流程图。
[0044]图52至图57是根据本发明各个方面的经历在多层结构上形成鳍结构的方法的工件的一部分的立体图。
[0045]图58至图69是根据本发明各个方面的具有形成在其上的薄膜FinFET的工件的一部分的立体图。
【具体实施方式】
[0046]本发明总的来说涉及1C器件及其制造，更具体地，涉及诸如FinFET的薄片式非平面电路器件。
[0047]以下公开内容提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
[0048]此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。例如，如果翻转附图中的器件，则被描述为位于其他元件或部分之下或下方的元件被定向为位于其他元件或部件之上。因此，示例性术语“之下”可以包括之下或之上的定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。
[0049]图1是根据本发明各个方面的工件100的一部分的立体图。为了清楚和更好地示出本发明的概念而简化了图1。可以在工件100中插入附加部件，并且对于工件100的其他实施例来说，可以替换或省略下文所描述的一些部件。
[0050]工件100包括衬底102或晶圆，其上形成有一个或多个鳍结构104。鳍结构104表示任何突出的部件，虽然所示实施例包括形成在鳍结构104上的FinFET 106，但其他实施例包括形成在鳍104上的其他突出有源或无源器件。示例性FinFET 106是晶体管并包括一对相对的源极/漏极区域108，(每一个都包括各种掺杂的半导体材料)和位于源极/漏极区域之间的沟道区域110。通过施加于与沟道区域110相邻且环绕沟道区域110的栅极堆叠件112的电压来控制通过沟道区域110的载流子(η沟道器件的电子和ρ沟道器件的空穴)的流动。栅极堆叠件112被示为透明的以更好地示出下面的沟道区域110。在所示的实施例中，沟道区域110在其所形成的衬底102的平面上方突出，因此鳍结构104可被称为“非平面”器件。与可对比的平面器件相比较，突出的沟道区域110提供了邻近栅极堆叠件112的更大的表面积。这增强了栅极堆叠件112与沟道区域110之间的电磁场相互作用，从而可以减小与较小器件相关联的泄漏和短沟道效应。因此，在许多实施例中，与它们的平面相对器件相比较，FinFET 106和其他非平面器件以更小的占位面积实现更好的性能。
[0051]然而，尽管FinFET 106可表现出改进的性能，但它们还是受到由于减小器件尺寸所引起的复杂性的影响。已经通过实验确定随着鳍结构104尺寸的减小，以多种方式对性能产生负面影响。例如，主体厚度的减小(对应于箭头114表示的鳍宽度的减小)被示出为降低了通过沟道区域110的载流子的迀移率。结果，沟道区域110的有效阻抗增加，导致功率损失。此外，沟道区域阻抗也变得对制造缺陷更加敏感。例如，当形成更小的鳍104时，沿着沟道区域的主体厚度的波动(有时称为线宽粗糙度)可变的更加显著。随着整体鳍宽度的减小，这种变化会影响总体尺寸的更大部分。由于这些原因和其他原因，迀移率和沟道阻抗在整个工件的鳍结构104上会具有显著差异。
[0052]另一种取决于尺寸的效应是量子机械限制。通常，随着主体厚度的减小，器件(诸如FinFET 106)的阈值电压Vth增加。阈值电压是在栅极堆叠件112处需要的最小电压，以允许足够的电流在源极/漏极区域108之间流动。集成电路通常被设计为用于特定的阈值电压或电压范围。然而，随着主体厚度的减小，阈值电压呈指数式增加。在极小尺寸的情况下，横跨器件的主体厚度的非常小的变化也会导致对应Vth的显著差异。因此，器件之间的阈值电压的变化变得更加明显。
[0053]出于这些原因和其他原因，基于半导体的沟道区域110的替代物可提供改进的载流子迀移率