04上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图24所描述的。
[0124]参照图61，在示例性实施例中，工件5200经历图25的框2502-2506的工艺，以制造实施为两个独立晶体管(晶体管2802和2804)的双栅极FinFET 1902。在许多方面中，双栅极FinFET器件1902基本类似于图28环境下所描述的器件。例如，图61的双栅极FinFET器件1902包括:片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110 ;栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图28所描述的。
[0125]参照图62，在示例性实施例中，工件5200经历图25的框2502-2506的工艺，以制造实施为单个晶体管的双栅极FinFET 1902。在许多方面中，双栅极FinFET器件1902基本类似于图29环境下所描述的器件。例如，图62的双栅极FinFET器件1902包括:片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110 ;栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图29所描述的。
[0126]参照图63，在示例性实施例中，工件5200经历图30的框3002-3008的工艺，以制造实施为两个单独晶体管(晶体管3502和3504)的双栅极FinFET 1902。在许多方面中，双栅极FinFET器件1902基本类似于图35环境下所描述的器件。例如，图63的双栅极FinFET器件1902包括:片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110 ;栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图35所描述的。
[0127]参照图64，在示例性实施例中，工件5200经历图30的框3002-3008的工艺，以制造实施为单个晶体管的双栅极FinFET 1902。在许多方面中，双栅极FinFET器件1902基本类似于图36环境下所描述的器件。例如，图64的双栅极FinFET器件1902包括:片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110 ;栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图36所描述的。
[0128]参照图65，在示例性实施例中，工件5200经历图37的框3702-3710的工艺，以制造实施为包括两个单独晶体管(晶体管4102和4104)的双器件FinFET 3802。在许多方面中，双器件FinFET 3802基本类似于图41环境下所描述的器件。例如，图65的双器件FinFET 3802包括:片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110 ;栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图41所描述的。
[0129]参照图66，在示例性实施例中，工件5200经历图42的框4202-4210和图5的框518-524的工艺以形成三栅极FinFET 106。在许多方面中，三栅极FinFET 106基本类似于图47环境下所描述的器件。例如，图66的三栅极FinFET 106包括:肋结构，具有栅电极层4402和一个或多个栅极介电层4502 ;片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110 ;栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112、源极/漏极区域108和栅电极层4402电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图47所描述的。
[0130]参照图67，在示例性实施例中，工件5200经历图42的框4202-4210的工艺以及制造工艺(诸如图18的框1802-1810、图25的框2502-2506和/或图30的框3002-3008)以形成实施为两个独立晶体管的双栅极FinFET器件4802。在许多方面中，双栅极FinFET器件4802基本类似于图48环境下所描述的器件。例如，图67的双栅极FinFET器件4802包括:肋结构，具有栅电极层4402和一个或多个栅极介电层4502 ;片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110 ;栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112、源极/漏极区域108和栅电极层4402电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图48所描述的。
[0131]参照图68，在示例性实施例中，工件5200经历图42的框4202-4210的工艺以及制造工艺(诸如图18的框1802-1810、图25的框2502-2506和/或图30的框3002-3008)以形成实施为单个晶体管的双栅极FinFET器件4902。在许多方面中，双栅极FinFET器件4902基本类似于图49环境下所描述的器件。例如，图68的双栅极FinFET器件4902包括:肋结构，具有栅电极层4402和一个或多个栅极介电层4502 ;片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110 ;栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112、源极/漏极区域108和栅电极层4402电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图49所描述的。
[0132]最后，参照图69，在示例性实施例中，工件5200经历图42的框4202-4210和图37的框3702-3710的工艺以形成包括晶体管5004和5006的双器件FinFET 5002。在许多方面中，双器件FinFET 5002基本类似于图50环境下所描述的器件。例如，图69的双器件FinFET 5002包括:肋结构，具有栅电极层4402和一个或多个栅极介电层4502 ;片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110 ;栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112、源极/漏极区域108和栅电极层4402电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图50所描述的。
[0133]因此，本发明提供了一种诸如FinFET的薄片式非平面电路器件以及用于形成这种器件的方法。在一些示例性实施例中，提供了一种半导体器件，包括:衬底，具有限定于其上的顶面；部件，设置在衬底上并在顶面上方延伸；以及材料层，设置在部件上。材料层具有多个源极/漏极区域和设置在源极/漏极区域之间的沟道区域。半导体器件还包括设置在材料层的沟道区域上的栅叠层。在一个这种实施例中，材料层包括石墨烯和过渡金属二硫属化物中的至少一种。
[0134]在又一些实施例中，提供了一种电路器件，包括:鳍，形成在衬底上并具有形成于其上的晶体管。此外，鳍包括肋结构和形成在肋结构的至少一个表面上的片材料。片材料具有限定于其上的晶体管的沟道区域，并且电路器件还包括形成在片材料的沟道区域上方的栅极。在一个这种实施例中，肋结构包括顶面和相对的侧面，并且片材料至少形成在肋结构的相对侧面上。
[0135]在又一些实施例中，提供了一种制造半导体器件的方法，包括:接收衬底，衬底具有形成于其上的部件，其中部件从衬底的顶面向上延伸；在部件和衬底的顶面上形成材料层；去除形成在衬底的顶面上的材料层的一部分；以及在材料层上方形成栅极堆叠件。在一个这种实施例中，去除材料层的一部分被配置为控制由材料层形成的晶体管的沟道宽度。
[0136]上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。
【主权项】
1.一种半导体器件，包括: 衬底，具有限定于其上的顶面； 部件，设置在所述衬底上并在所述顶面上方延伸； 材料层，设置在所述部件上并具有限定于其上的多个源极/漏极区域，其中，所述材料层还具有设置在所述源极/漏极区域之间的沟道区域；以及栅极堆叠件，设置在所述材料层的所述沟道区域上。2.根据权利要求1所述的半导体器件，其中，所述材料层包括石墨烯和过渡金属二硫属化物中的至少一种。3.根据权利要求1所述的半导体器件，其中，所述材料层包括设置在所述衬底的顶面上的部分，并且所述部分没有设置在所述部件上。4.根据权利要求1所述的半导体器件，其中，所述部件包括多个侧面，并且所述材料层设置在所述多个侧面中的每一个表面上。5.根据权利要求4所述的半导体器件，其中，所述部件还包括最顶面，所述材料层进一步设置在所述部件的最顶面上。6.根据权利要求1所述的半导体器件，其中，所述部件包括不具有所述材料层的最顶面。7.根据权利要求6所述的半导体器件，其中，所述材料层包括设置在所述部件的第一侧面上的第一沟道区域和设置在所述部件的第二侧面上的第二沟道区域。8.根据权利要求7所述的半导体器件，其中，所述第一沟道区域形成第一晶体管，并且所述第二沟道区域形成不同于所述第一晶体管的第二晶体管。9.一种电路器件，包括: 鳍，形成在衬底上并具有形成于其上的晶体管，其中，所述鳍包括: 肋结构；和 片材料，形成在所述肋结构的至少一个表面上，所述片材料具有限定于其上的晶体管的沟道区域；以及 栅极，形成在所述片材料的沟道区域上方。10.一种制造半导体器件的方法，所述方法包括: 接收衬底，所述衬底具有形成于其上的部件，所述部件从所述衬底的顶面向上延伸； 在所述部件上和所述衬底的顶面上形成材料层； 去除形成在所述衬底的顶面上的材料层的部分；以及 在所述材料层上方形成栅极堆叠件。
【专利摘要】本发明提供了诸如FinFET的薄片式非平面电路器件以及用于形成这种器件的方法。在一些示例性实施例中，一种器件包括：衬底，具有顶面；以及部件，设置在衬底上并在顶面上方延伸。材料层设置在部件上。材料层包括多个源极/漏极区域和设置在源极/漏极区域之间的沟道区域。栅叠层设置在材料层的沟道区域上。在一些这种实施例中，部件包括多个侧面，并且材料层设置在每个侧面上。在一些这种实施例中，部件还包括顶面，并且材料层进一步设置在顶面上。在一些实施例中，部件的顶面不包括材料层。
【IPC分类】H01L29/12, H01L21/8234, H01L29/78, H01L29/06
【公开号】CN105322018
【申请号】CN201510319544
【发明人】马克·范·达尔, 马丁·克里斯多夫·霍兰德, 马提亚斯·帕斯拉克
【申请人】台湾积体电路制造股份有限公司
【公开日】2016年2月10日
【申请日】2015年6月11日
【公告号】US20150364592