其他实施例来说可以替换或省略所描述的一些步骤。图43至图50是根据本发明各个方面的经历形成内栅极FinFET的方法的工件4300的一部分的立体图。为了清楚和更好地示出本发明的概念而简化了图43至图50。可以在工件4300中增加附加部件，并且对于工件4300的其他实施例来说可以替换或省略下面所描述的一些部件。
[0105]参照图42的框4202和图43，接收具有衬底102的工件4300，衬底102基本类似于图10和/或图13的衬底。关于这点，衬底102可包括一个或多个隔离部件206和/或隔离层1102。在所示实施例中，还没有形成肋结构208。然而，在一些实施例中，所接收的衬底包括前体，肋结构208的第一层已经形成在衬底102上。前体可用于对齐肋结构208和/或帮助将肋结构208的随后层接合至衬底102。
[0106]参照图42的框4202和图44，在衬底上形成肋结构208的栅电极层4402。栅电极层4402可包括任何适当的导电材料，诸如多晶硅和/或包括铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAIN、TaCN、TaC、TaSiN的金属、金属合金、其他适当的材料和/或它们的组合。在一些实施例中，经由低压CVD (LPCVD)工艺或等离子体增强CVD (PECVD)工艺沉积包含多晶硅的栅电极层4402。在一些实施例中，通过镶嵌工艺沉积包含金属的栅电极层4402。在一个这种实施例中，形成掩模层(诸如半导体氧化物或半导体氮化物掩模层)并被图案化以限定用于栅电极层4402的凹部。然后，在凹部内沉积金属的一个或多个层。例如，可以沉积包含钨的衬垫，并且在衬垫上沉积包含铜的材料。钨衬垫可防止铜扩散到衬底102中。通过CMP或其他工艺去除凹部外的导电材料，并且去除掩模层留下栅电极层4402。应该理解，这些工艺仅仅是示例性的，并且可以预期和提供用于形成栅电极层4402的其他技术。
[0107]参照图42的框4206和图45，在栅电极层4402上形成肋结构208的一个或多个栅极介电层4502。栅极介电层4502可包括任何适当的介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、非晶碳、正娃酸乙酯(TE0S)、其他适当的介电材料和/或它们的组合。在一些实施例中，一个或多个栅极介电层4502包括高k介电材料，诸如Hf02、HfS1、HfS1N、HfTaO、HfT1、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(Hf02_A1203)合金、其他适当的高k介电材料和/或它们的组合。栅极介电层4502可使用任何适当的工艺(包括ALD、CVD、HDP-CVD、PVD、旋涂沉积和/或其他适当的沉积工艺)形成为任何适当的厚度。
[0108]在一些实施例中，在最外的栅极介电层4502上形成界面层。界面层可包括被配置为接合至晶种层204的任何适当的材料而不干扰片层204。关于这点，适当的材料包括半导体氧化物、半导体氮化物、半导体氮氧化物、其他适当的界面材料和/或它们的组合。
[0109]参照图42的框4208和图46，在基本如图5的框516所描述的肋结构208和衬底102和/或隔离部件206上形成片层204。在图46所示实施例中，片层204形成在肋结构208的每个露出表面(最顶部的表面和两个相对的侧面)上。沿着肋结构208的长度，片层204具有源极/漏极区域108和设置在源极/漏极区域108之间的沟道区域110。
[0110]参照图42的框4210，工件4300被设置用于进一步的制造。方法4200可以与本文所公开的其他示例性方法组合来形成各种器件。例如，在一个实施例中，工件4300经历图5的框518-524的制造工艺以形成图47所示的三栅极FinFET 106。注意，在该实施例中和其他实施例中，接触件1702和任选的底座1704电耦合至肋结构208的栅电极层4402。这些接触件独立于环绕的栅叠层112而控制肋结构208内的栅极。例如，肋结构208内的栅极可用于反向偏置、用于调整器件的Vth的技术并且调整其用于功率、性能和/或横跨器件的一致性。
[0111]在又一实施例中，工件4300经历图18的框1802-1810、图25的框2502-2506和/或图30的框3002-3008的制造工艺以分别形成图48和图49所示的双栅极FinFET 4802和/或4902。在图48的实施例中，耦合至肋结构208的任一侧的源极/漏极区域108的接触件1702是电独立的，而在图29的实施例中，接触件1702电耦合肋结构208的相对侧上的源极/漏极区域108。应该理解，单个工件4300可以包括两个结构的FinFET。在最终的示例性实施例中，工件4300经历图37的框3702-3710的制造工艺以形成具有图50所示的晶体管5004和5006的双器件FinFET 5002。
[0112]如上所述，任何适当的技术可用于在衬底上形成鳍结构208。现在将参照图51至图69描述用于形成鳍结构208的任何技术组合。这些技术很好地适合于在绝缘体上半导体(SOI)类型的衬底102上形成鳍结构208。图51是根据本发明各个方面的用于在衬底102上形成鳍结构208的示例性方法5100的流程图。应该理解，可以在方法5100的步骤之前、期间和之后提供附加步骤，并且对于该方法的其他实施例来说可以替换或省略所描述的一些步骤。图52至图57是根据本发明各个方面的经历形成鳍结构208的方法5100的工件5200的一部分的立体图。一旦形成，工件的鳍结构208就适合用于形成FinFET的任何示例性技术。图58至图69是根据本发明各个方面的具有形成于其上的薄膜FinFET的工件5200的一部分的立体图。
[0113]首先参照图51的框5102和图52，接收具有基底层5202、绝缘层5204和肋材料层5206的衬底102。适当的基底层5202包括半导体和/或非半导体材料。因此，在一些实例中，基底层5202包括元素半导体材料和/或化合物半导体材料。绝缘层5204设置在基底层5202上，并且可以包括任何适当的绝缘材料，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物和/或其他适当的材料。在示例性实施例中，绝缘层5204是通过SIM0X形成的隐埋氧化硅层。
[0114]肋材料层5206设置在绝缘层5204上，并且类似于用于形成肋结构208的材料，其可以包括任何适当的材料。在各个实施例中，肋材料层5206包括半导体材料(例如，元素半导体和/或化合物半导体)、介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、FSG和/或低k介电材料)、绝缘材料(例如，石英、玻璃等)、导体(例如，多晶硅、金属、金属合金等)和/或它们的组合。为了参考，通过虚线框5208表示肋材料层5206的用于形成肋结构208的部分。
[0115]参照图51的框5104，肋材料层5206环绕肋结构区域的区域被凹陷。在一些实施例中，该步骤包括在肋材料层5206上方形成光刻胶层5302，对光刻胶层进行显影以露出肋材料层5206的要被蚀刻剂凹陷的部分。在图53的实施例中，光刻胶层5302已经被图案化来在肋结构区域上方留下光刻胶材料。可选地，可以通过其他方法(诸如无掩模光刻、电子束写入和离子束写入)来实施、补充或替换光刻工艺。
[0116]仍然参照图51的框5104并参照图8，对衬底102执行蚀刻工艺。蚀刻可包括任何适当的蚀刻工艺，包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻(RIE))。例如，在一个实施例中，使用基于氟的蚀刻剂在干蚀刻工艺中蚀刻衬底102。在一些实施例中，蚀刻包括具有不同蚀刻化学物的多个蚀刻步骤，每一个蚀刻步骤都针对衬底102的特定材料。蚀刻被配置为制造在衬底102的剩余部分上方延伸的具有任何适当高度和宽度的肋结构208。
[0117]框5102和5104中形成的肋结构208可“按原样”用于形成诸如上述FinFET的有源器件。另外或可选地，在用于形成有源器件之前，肋结构208的一部分可被不同的材料替换。在框5106-5110中描述了示例性肋结构替换技术。
[0118]参照图51的框5106和图55，介电填充材料5502形成在衬底102上并环绕现有的肋结构208。在沉积之后，可以对介电填充材料5502执行化学机械抛光/平坦化(CMP)工
Ο
[0119]参照图51的框5108和图56，蚀刻肋结构208和任何剩余的光刻胶5302以限定用于替换肋结构的腔5602。蚀刻可包括任何适当的蚀刻工艺，包括干蚀刻、湿蚀刻和/或诸如RIE的其他蚀刻方法。蚀刻工艺被配置为去除一些或所有肋结构208，并且在所示实施例中，通过蚀刻工艺完全去除所有肋结构208。在可选实施例中，在蚀刻后保留的肋结构208的部分，以用作形成替换肋结构的晶种层。
[0120]参照图51的框5110以及图57，在通过去除原始肋结构208留下的腔5602中形成替换肋结构5702。用于形成替换肋结构5702的技术可依赖于替换肋结构5702的材料，并且关于这点，适当的材料包括导体、半导体和电介质(诸如半导体氧化物、半导体氮化物、半导体氮氧化物、FSG和/或低Κ介电材料)。在一些实施例中，通过PVD (例如，溅射、蒸发、电镀等)、CVD和/或其他沉积工艺来形成包含导体的替换肋结构5702。在一些实施例中，通过外延生长工艺来形成包含半导体的替换肋结构5702。在一些实施例中，使用HDP-CVD工艺、亚大气压CVD(SACVD)工艺、高纵横比工艺(HARP)和/或旋涂工艺来形成包含电介质的肋结构5702。形成替换肋结构5702还可以包括在沉积替换肋结构材料之后执行化学机械抛光/平坦化(CMP)工艺。在一个实施例中，形成替换肋结构5702还包括在沉积肋结构材料之后的热退火工艺。在形成替换肋结构5702之后去除介电填充材料5504。
[0121]参照图5的框5112，包括肋结构208和/或替换肋结构5702的工件5200被设置用于进一步的制造。进一步的制造可包括任何上述制造技术。现在将描述经历这些技术的工件5200的各个实例。参照图58，在示例性实施例中，工件5200经历图5的框516-524的工艺以制造三栅极FinFET器件202。在许多方面，三栅极FinFET器件202基本类似于图17环境下所描述的器件。例如，图58的三栅极FinFET器件202包括:片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110 ;栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图17所描述的。
[0122]参照图59，在示例性实施例中，工件5200经历图18的框1802-1810的工艺，以制造实施为两个独立晶体管(晶体管2302和2304)的双栅极FinFET 1902。在许多方面中，双栅极FinFET器件1902基本类似于图23环境下所描述的器件。例如，图59的双栅极FinFET器件1902包括:片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110 ;栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图23所描述的。
[0123]参照图60，在示例性实施例中，工件5200经历图18的框1802-1810的工艺，以制造实施为单个晶体管的双栅极FinFET 1902。在许多方面中，双栅极FinFET器件1902基本类似于图24环境下所描述的器件。例如，图60的双栅极FinFET器件1902包括:片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110 ;栅极堆叠件112，设置在片层2