Sram finfet器件的结构和方法
【专利说明】SRAM FINFET器件的结构和方法
[0001]相关申请的交叉引用
[0002]本申请与2013年1月14日提交的标题为“半导体器件及其制造方法”的美国专利申请第13/740，373号；2013年5月24日提交的标题为“FinFET器件及其制造方法”的美国专利申请第13/902，322号；2013年7月3日提交的标题为“半导体器件的鳍结构”的美国专利申请第13/934，992号；2014年1月15日提交的标题为“半导体器件及其形成方法”的美国专利申请第14/155，793号；2014年4月16日提交的标题为“FinFET器件的方法和结构”的美国专利申请第14/254，072号；以及2014年4月16日提交的标题为“具有高K金属栅极堆叠件的FinFET器件”的美国专利申请第14/254，035号相关，其全部公开内容结合于此作为参考。
技术领域
[0003]本发明涉及集成电路器件，更具体地，涉及SRAM FinFET器件的结构和方法。
【背景技术】
[0004]半导体集成电路(1C)工业已经经历了指数增长。1C材料和设计中的技术进步已经产生了数代1C，每一代1C都具有比前一代1C更小且更复杂的电路。在1C发展的过程中，功能密度(即，每芯片面积上的互连器件的数量)已普遍增加，而几何尺寸(即，使用制造工艺可以制造的最小部件(或线))减小。这种按比例缩小工艺通常通过提高生产效率以及降低相关成本来提供益处。
[0005]这种按比例缩小也增加了加工和制造1C的复杂度，并且为了实现这些进步，需要1C加工和制造中的类似的发展。例如，已引入诸如鳍式场效应晶体管(FinFET)的三维晶体管来代替平面晶体管。虽然现有的FinFET器件和制造FinFET器件的方法通常已能够满足它们的预期目的，但是它们不是在所有方面都完全令人满意。
【发明内容】
[0006]为了解决现有技术中的问题，本发明提供了一种器件，包括:第一鳍结构，设置在衬底的η型FinFET (NFET)区域上方，所述第一鳍结构包括:硅(Si)层；氧化硅锗(SiGeO)层，设置在所述硅层上方；及锗(Ge)部件，设置在所述SiGeO层上方；以及第二鳍结构，位于ρ型FinFET (PFET)区域中的所述衬底上方，所述第二鳍结构包括:硅(Si)层；凹进的氧化硅锗(SiGeO)层，设置在所述硅层上方；外延硅锗(SiGe)层，设置在所述凹进的SiGeO层上方；及锗(Ge)部件，设置在所述外延SiGe层上方。
[0007]在上述器件中，其中，所述第一鳍结构的中间部分的SiGeO层的厚度介于约20nm至约90nm的范围内。
[0008]在上述器件中，其中，所述第二鳍结构的中间部分的上部的外延SiGe层的厚度介于约10nm至约30nm的范围内。
[0009]在上述器件中，其中，所述第二鳍结构的中间部分的下部的凹进的SiGeO层的厚度介于约10nm至约60nm的范围内。
[0010]在上述器件中，其中，所述器件还包括:高k(HK)/金属栅极(MG)堆叠件，位于所述NFET区域中的所述衬底上方，包裹在所述第一鳍结构的一部分的上部上方；以及第一源极/漏极(S/D)部件，由所述HK/MG堆叠件分隔开，位于所述第一鳍结构的凹进的上部的上方。
[0011]在上述器件中，其中，所述器件还包括:高k(HK)/金属栅极(MG)堆叠件，位于所述NFET区域中的所述衬底上方，包裹在所述第一鳍结构的一部分的上部上方；以及第一源极/漏极(S/D)部件，由所述HK/MG堆叠件分隔开，位于所述第一鳍结构的凹进的上部的上方。其中，所述第一鳍结构的凹进的上部具有厚度在约3nm至约10nm的范围内的剩余的Ge部件。
[0012]在上述器件中，其中，所述器件还包括:高k(HK)/金属栅极(MG)堆叠件，位于所述NFET区域中的所述衬底上方，包裹在所述第一鳍结构的一部分的上部上方；以及第一源极/漏极(S/D)部件，由所述HK/MG堆叠件分隔开，位于所述第一鳍结构的凹进的上部的上方。其中，所述第一 S/D部件包括硅锗磷(SiGeP)。
[0013]在上述器件中，其中，所述器件还包括:高k(HK)/金属栅极(MG)堆叠件，位于所述PFET区域中的所述衬底上方，包裹在所述第二鳍结构的部分的上部上方；第二源极/漏极(S/D)部件，由所述HK/MG堆叠件分隔开，位于所述第二鳍结构的凹进的上部的上方。
[0014]在上述器件中，其中，所述器件还包括:高k(HK)/金属栅极(MG)堆叠件，位于所述PFET区域中的所述衬底上方，包裹在所述第二鳍结构的部分的上部上方；第二源极/漏极(S/D)部件，由所述HK/MG堆叠件分隔开，位于所述第二鳍结构的凹进的上部的上方。其中，所述第二鳍结构的凹进的上部具有厚度在约3nm至10nm的范围内的剩余的Ge部件。
[0015]在上述器件中，其中，所述器件还包括:高k(HK)/金属栅极(MG)堆叠件，位于所述PFET区域中的所述衬底上方，包裹在所述第二鳍结构的部分的上部上方；第二源极/漏极(S/D)部件，由所述HK/MG堆叠件分隔开，位于所述第二鳍结构的凹进的上部的上方。其中，所述第二 S/D部件包括锗锡硼(GeSnB)。
[0016]根据本发明的另一方面，提供了一种鳍式场效应晶体管(FinFET)器件，包括:第一鳍结构，位于衬底的η型FinFET (NFET)区域上方，所述第一鳍结构包括:锗(Ge)部件，作为所述第一鳍结构的上部；氧化硅锗(SiGeO)层，作为所述第一鳍结构的中间部分；以及硅
(Si)层，作为所述第一鳍结构的底部；及第二鳍结构，位于所述衬底的P型FinFET (PFET)区域上方，所述第二鳍结构包括:锗(Ge)部件，作为所述第二鳍结构的上部；外延硅锗(SiGe)层，作为所述第二鳍结构的中间部分；及硅(Si)层，作为所述第二鳍结构的底部；高k(HK)/金属栅极(MG)堆叠件，位于所述NFET区域中的所述衬底上方，包裹在所述第一鳍结构的一部分的上部上方；第一源极/漏极(S/D)部件，由所述HK/MG堆叠件分隔开，位于所述第一鳍结构的凹进的上部的上方；高1^(皿)/金属栅极(MG)堆叠件，位于所述PFET区域中的所述衬底上方，包裹在所述第二鳍结构的一部分的上部上方；以及第二源极/漏极(S/D)部件，由所述HK/MG堆叠件分隔开，位于所述第二鳍结构的凹进的上部的上方。
[0017]在上述FinFET器件中，其中，所述第一鳍结构的中间部分的SiGeO层的厚度介于约20nm至约90nm的范围内。
[0018]在上述FinFET器件中，其中，所述外延SiGe层具有原子百分比为约20%至约80%的Ge组分。
[0019]在上述FinFET器件中，其中，所述第一鳍结构的凹进的上部具有厚度在约3nm至10nm的范围内的剩余的Ge部件。
[0020]在上述FinFET器件中，其中，所述第二鳍结构的凹进的上部具有厚度在约3nm至10nm的范围内的剩余的Ge部件。
[0021]在上述FinFET器件中，其中，所述第一 S/D部件包括硅锗磷(SiGeP)。
[0022]在上述FinFET器件中，其中，所述第二 S/D部件包括锗锡硼(GeSnB)。
[0023]根据本发明的又一方面，提供了一种方法，包括:在衬底上方提供鳍结构；所述鳍结构包括:第一半导体材料层，作为所述鳍结构的底部；半导体氧化物层，作为所述鳍结构的中间部分；以及第三外延半导体材料层，作为所述鳍结构的上部；在所述鳍结构上方沉积含锗半导体材料层；在所述含锗半导体材料层上方沉积氧化物层；应用高温退火以使锗(Ge)浓缩在所述鳍结构的上部的中心部分中并且在所述鳍结构的上部的外部中形成半导体氧化物；以及去除所述鳍结构的上部的外部的所述半导体氧化物。
[0024]在上述方法中，其中，所述第一半导体材料层包括硅(Si)层；所述半导体氧化物层包括氧化硅锗(SiGeO);所述第三外延半导体材料层包括Si层；以及所述含锗半导体材料层包括锗(Ge)层。
[0025]在上述方法中，其中，所述第一半导体材料层包括硅(Si)层；所述半导体氧化物层包括氧化硅锗(SiGeO);所述第三外延半导体材料层包括Si层；以及所述含锗半导体材料层包括锗(Ge)层。其中，所述含锗半导体材料层包括硅锗(SiGe)层。
【附图说明】
[0026]当结合附图进行阅读时，从下面的详细说明书能够最佳地理解本发明的各个方面。应该注意的是，根据工业中的标准实践，附图中的各个部件未按比例绘制。实际上，为了清楚的讨论，可以任意增大或减小所示出的部件的尺寸。
[0027]图1是根据一些实施例的用于制造FinFET器件的示例性方法的流程图。
[0028]图2是根据一些实施例的正在加工的示例性FinFET器件的示意性立体图。
[0029]图3A至图3B、图4A至图4B、图5A至图5B和图6A至图6B是根据图1的方法构造的处于制造阶段的示例性FinFET器件的示意性立体图。
[0030]图7A是沿着图6A中的线A-A所截取的根据图1的方法构造的处于制造阶段的示例性FinFET器件的截面图。
[0031]图7B是沿着图6B中的线B-B所截取的根据图1的方法构造的处于制造阶段的示例性FinFET器件的截面图。
[0032]图7C至图7D、图8A至图8B、图9A至图9B、图10A至图10B和图11A至图11B是根据一些实施例的正在加工的FinFET器件的示意性立体图。
[0033]图11C