结构的晶种层。
[0074]参照图5的框514以及图13，在通过去除原始肋结构208留下的腔1202中形成替换肋结构1302。用于形成替换肋结构1302的技术可依赖于替换肋结构1302的材料，关于这点，适当的材料包括导体、半导体和电介质(诸如半导体氧化物、半导体氮化物、半导体氮氧化物、FSG和/或低K介电材料)。在一些实施例中，通过PVD (例如，溅射、蒸发、电镀等)、CVD和/或其他沉积工艺来形成包含导体的替换肋结构1302。在一些实施例中，通过外延生长工艺来形成包含半导体的替换肋结构1302。在一些实施例中，使用HDP-CVD工艺、亚大气压CVD(SACVD)工艺、高纵横比工艺(HARP)和/或旋涂工艺来形成包含电介质的肋结构1302。形成替换肋结构1302还可以包括在沉积替换肋结构材料之后执行化学机械抛光/平坦化(CMP)工艺。在一个实施例中，形成替换肋结构1302还包括在沉积肋结构材料之后的热退火工艺。在形成替换肋结构1302之后去除介电填充材料1102。
[0075]如上所述，图6至图10以及图6至图13的实施例仅是用于在衬底上形成肋结构的技术的一些实例。下面在图51至图57的环境中描述通过蚀刻形成肋结构208的其他示例性技术。
[0076]为了避免不需要的重复，框504-508以及图10的衬底102和肋结构208用于示出方法500的剩余部分，但是应该理解，也可以使用任何适当的可选方式，包括框504-514以及图13的衬底102和替换肋结构1302。参照图5的框516和图14，在包括肋结构208的衬底102上沉积片层204。沿着肋结构208的长度，片层204在其上限定:源极/漏极区域108以及设置在源极/漏极区域108之间的沟道区域110。在许多实施例中，片层204具有充分的载流子迀移率，使得即使形成为具有相对较小的截面面积时，沟道区域110也可以起作用。关于这点，片层204的厚度可以与单分子一样小。例如，在一些实施例中，片层204包括一个或多个石墨烯的单层(基于片的碳结构)，其中每一个片的厚度均为单个原子。即使在该结构中，石墨烯也具有显著的高迀移率。在一些实施例中迀移率较高，可以添加杂质以减小迀移率(如下文所述的)。
[0077]可通过外延石墨烯生长来形成包含石墨烯的片层204。在一个这种实施例中，碳化硅电介质被用作晶种层来促进石墨烯在肋结构208上的外延生长。用于形成包含石墨烯的片层204的另一种示例性技术直接在肋结构208上或在金属膜上使用CVD (化学气相沉积)。金属膜可以是肋结构208的一部分，或者可以是独立烘烤材料的一部分。形成在烘烤材料上的石墨烯可以粘附至肋结构208，允许在留下片层204的石墨烯的同时去除该烘烤材料。在一些实施例中，通过使金属膜与碳化硅发生反应形成金属碳化物来形成石墨烯。对金属碳化物被退火以产生金属硅化物和从剩余碳中产生石墨烯。在又一些示例性实施例中，使用石墨烯氧化物的水溶液来沉积石墨烯。
[0078]为了控制迀移率并针对栅极电压产生类似于半导体的响应，可通过添加杂质来掺杂片层的沟道区域110。在一些实施例中，诸如硼(B)和氮(N)的掺杂物取代石墨烯矩阵中的碳原子(原子取代)。另外或可选地，可通过添加掺杂物(诸如钛、络、铁、NH3、钾和N02)来破坏石墨烯的常规结构，以产生期望的带隙。
[0079]除了石墨烯之外的替代物或作为石墨烯的替代物，在一些实施例中，片层204包括过渡金属二硫属化物的一个或多个单层。如上所述，过渡金属二硫属化物包括过渡金属(例如，Zr、Ta、Nb、W、Mo、Ga、Sn等)和硫属化物(例如，Se、S、Te等)。类似于石墨稀，过渡金属二硫属化物材料通常在平面单层中对齐。在示例性实施例中，通过CVD或其他适当的沉积工艺，在衬底102和肋结构208上沉积MoS2来形成片层204。在又一些示例性实施例中，片层包括 ZrSe2、TaSe2、TaS2、NbSe2、WSe2、MoTe2、MoSe2、GaSe、GaS、SnSe2、SnSjP / 或其他过渡金属二硫属化物。在各个实施例中，使用分子束外延(MBE)、CVD和/或其他适当的沉积工艺沉积片层204的过渡金属二硫属化物材料。
[0080]在图14所示实施例中，在肋结构208的每个露出的侧面上形成片层204。换句话说，在肋结构208的两侧和顶面上形成该片层。除在肋结构208上形成片层之外，片层204还可以形成在衬底102和/或隔离结构206上。具体地，片层可形成在顶面210 (该顶面可以是衬底102的一部分、隔离部件206的一部分、介电层1102的一部分或者另一材料层的一部分)上并与顶面210物理接触。如框518和图15所示，片层204可以被回蚀以电隔离FinFET器件。通过控制保留在顶面210上的片层204的量，可以单独地控制FinFET器件的沟道宽度，因此单个工件600可具有沟道宽度不同的多个FinFET器件。片层204的蚀刻可包括在衬底102上沉积光刻胶材料，曝光和图案化光刻胶以露出片层204将被蚀刻的部分，并且蚀刻片层204的形成在顶面上的部分。蚀刻可包括任何适当的蚀刻技术，并且在各个实施例中，包括干蚀刻、湿蚀刻、反应离子蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。虽然所示实施例示出了在形成栅极堆叠件之前蚀刻片层204的一部分，但在一些实施例中，如框520-522所描述的，在形成栅极堆叠件112期间或之后执行蚀刻。
[0081]现在，参照图5的框520和图16，在片层204上方沉积栅极堆叠件112。栅极堆叠件112可具有多层组成。例如，在所示实施例中，栅极堆叠件112包括被配置为与片层接合的界面层1602、被配置为将栅极堆叠件112的导电部分与片层204电绝缘的栅极介电层1604以及栅电极层1606。应该理解，没有要求任何层或任何特定栅叠层112的特性。例如，在一些实施例中，省略界面层1602。
[0082]更具体地，界面层1602可包括任何适当的材料，其被配置为接合至片层204而不干扰片层204。关于这点，适当的材料包括半导体氧化物、半导体氮化物、半导体氮氧化物、其他适当的界面材料和/或它们的组合。在各个实施例中，使用任何适当的工艺(包括热生长、ALD、CVD、HDP-CVD、PVD、旋涂沉积和/或其他适当的沉积工艺)将界面层1602在片层204上形成为任何适当的厚度并直接与片层204接触。界面层1602还可以形成在所示衬底102、隔离部件206和/或介电层1102的顶面210上。
[0083]一个或多个栅极介电层1604可形成在界面层1602上或直接形成在片层204上。栅极介电层1604包括介电材料，通常通过介电材料的相对于二氧化硅的介电常数(k)来表征该介电材料。因此，每个栅极介电层1604可包括高k介电材料，诸如Hf02、HfSi0、HfSi0N、HfTaO、HfT1、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(Hf02_Al203)合金、其他适当的高k介电材料和/或它们的组合。另外或可选地，栅极介电层1604可包括其他电介质，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、非晶碳、正硅酸乙酯(TE0S)、其他适当的介电材料和/或它们的组合。栅极介电层1604可使用任何适当的工艺(包括ALD、CVD、HDP-CVD、PVD、旋涂沉积和/或其他适当的沉积工艺)形成为任何适当的厚度。
[0084]栅电极层1604形成在栅极介电层1604上。不管命名惯例如何(诸如M0SFET (金属氧化物半导体FET))，工件600都包括具有包含多晶硅的栅电极层1606以及包含金属的电极层的实施例。因此，栅电极层1604可包括任何适当的材料，包括多晶硅、铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、打队胃队1141、1141队了&0队了&(:、了&3丨队金属合金、其他适当的材料和/或它们的组合。包括在包含金属的栅电极层1606中的功函金属栅极材料可以是η型或ρ型功函材料。示例性口型功函金属包括11队丁3队1?11、]\10 31、1队2^丨2、]\1(^2、TaSi2、NiSi2、WN、其他适当的ρ功函材料和/或它们的组合。示例性η型功函金属包括T1、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适当的η型功函材料和/或它们的组合。在各个实施例中，通过CVD、PVD和/或其他适当的工艺来沉积栅电极层1606的导体。
[0085]沿着肋结构208的长度，栅极堆叠件112可形成在片层204的沟道区域110上并环绕片层204的沟道区域110。栅极堆叠件还可以延伸穿过沟道区域110并形成在一个或多个源极/漏极区域108上。在这种实施例中，如图5的框522和图17所示，可从源极/漏极区域108回蚀栅极堆叠件112。在一个这种实施例中，该步骤包括:在栅极堆叠件112上方形成光刻胶材料；曝光和图案化光刻胶材料以露出栅极堆叠件112的要被蚀刻的部分；以及蚀刻露出的栅极堆叠件112以去除露出的部分。适当的蚀刻工艺包括湿蚀刻、干蚀刻、反应离子蚀刻和其他适当的蚀刻技术。在一些实施例中，栅极堆叠件112的蚀刻被执行作为框518所描述的片层214的蚀刻的一部分。
[0086]参照图5的框524并且仍然参照图17，包含三栅极FinFET 202的工件600被提供用于进一步的制造和封装工艺。该步骤可以包括形成将栅极堆叠件112和源极/漏极区域108经由互连结构电耦合至工件600的其他有源或无源器件的接触件1702的形成。接触件1702可由任何适当的导体形成，一般的实例包括铜和钨。在一些实施例中，接触件1702包括由接触件1702的导体形成的底座1704以增加与栅极堆叠件112或源极/漏极区域108的接触面积。通过增加表面积，底座1704提高了可靠性并降低了接触阻抗。当用于耦合至鳍结构104上设置的部件(诸如源极/漏极区域108)时，底座1704可在多于一个的表面上方延伸。在所示实施例中，底座1704接触形成在鳍结构104上的片层204的顶面和每一个侧面。
[0087]现在将描述薄片式FinFET器件的其他示例性实施例和用于形成实施例的技术。参照图18至图24，公开了双栅极薄片式FinFET器件1902。如图所示，双栅极薄片式FinFET1902可用作具有公共栅极的两个独立的晶体管器件或用作单个晶体管器件。图18是根据本发明各个方面的用于形成双栅极FinFET器件的示例性方法1800的流程图。应该理解，可以在方法1800之前、期间或之后提供附加步骤，并且对于该方法的实施例来说可以替换或省略所描述的一些步骤。图19至图24是根据本发明各个方面的经历形成双栅极FinFET器件1902的方法的工件1900的一部分的立体图。为了清楚和更好地理解本发明的概念而简化了图19至图24。可以向工件1900添加附加部件，并且对于工件1900的其他实施例来说，可以替换或省略以下所描述的一些部件。
[0088]参照图18的框1802和图19，接收工件1900。工件1900可基本类似于图14的工件，关于这点，其可以包括具有形成于其上的肋结构208和形成在肋结构208上的片层204的衬底102。可以基本如图5的框502-516所描述地执行形成肋结构208和片层204或者通过任何其他适当的技术来形成。参照图18的框1804和图20，在衬底102上形成平坦化层2002。平坦化层1002用于控制随后的蚀刻或抛光工艺，并且可以针对其机械和/或化学稳定性进行选择。例如，在一个实施例中，平坦化层2002包括通过CVD沉积的低温氧化物。用于形成平坦化层2002的其他适当工艺包括HDP-CVD、PVD和/或其他适当的沉积工艺。由于平坦化层2002被用于控制随后的蚀刻或抛光工艺，所以如所示实施例所示，其可以形成为被配置为露出鳍结构104的顶面的厚度(垂直于衬底102的顶面210和/或隔离部件206测量)。在可选实施例中，作为框1806的去除工艺的一部分，平