半导体装置的制造方法
【专利说明】半导体装置
[0001]相关串请案
[0002]本申请案享有以日本专利申请案2014-159280号(申请日:2014年8月5日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置。
【背景技术】
[0004]开关电源或反相器等电路使用开关元件或二极管等功率半导体元件。对于这些功率半导体元件，要求高耐压、低导通电阻。而且，耐压与导通电阻的关系存在由元件材料决定的取舍关系。
[0005]随着迄今为止技术开发的进步，功率半导体元件实现了低至作为主要元件材料的硅的极限附近的低导通电阻。为了进一步降低导通电阻，必须变更元件材料。通过使用GaN或AlGaN等氮化物半导体或碳化硅(SiC)等宽带隙半导体作为开关元件材料，可改善由材料而决定的取舍关系，可飞跃性地进行低导通电阻化。
[0006]使用GaN或AlGaN等氮化物半导体的元件中，作为容易获得低导通电阻的元件，例如可举出使用AlGaN/GaN异质构造的异质结场效应晶体管(HFET)。该HFET通过异质界面信道的高迁移率、及因极化产生的高电子浓度，而实现低导通电阻。由此，即使元件的芯片面积小，也可以获得低导通电阻。
[0007]然而，因在AlGaN或GaN与电极的金属材料之间形成合金，而难以降低界面的电阻。其原因在于，AlGaN或GaN中的金属的扩散系数小。因此，存在无法降低源极电极及漏极电极的接触电阻而使导通电阻变高的问题。
【发明内容】
[0008]本发明的实施方式提供一种可降低源极电极或漏极电极的接触电阻的半导体装置。
[0009]实施方式的半导体装置包含:第一半导体层；第二半导体层，设置在第一半导体层上，且带隙大于第一半导体层；源极电极及漏极电极，设置在第二半导体层上，且在源极电极及漏极电极中至少任一个的与第二半导体层相接一侧包含多个凸部；以及栅极电极，设置在源极电极与漏极电极之间的第二半导体层上。
【附图说明】
[0010]图?Α-c是第一实施方式的半导体装置的示意图。
[0011]图2A-C是表示第一实施方式的半导体装置的作用的图。
[0012]图3是表示第一实施方式的半导体装置的效果的图。
[0013]图4A-E是表示第一实施方式的半导体装置的效果的图。
[0014]图5是表示第一实施方式的半导体装置的效果的图。
[0015]图6是第二实施方式的半导体装置的示意俯视图。
[0016]图7是第三实施方式的半导体装置的示意俯视图。
[0017]图8是第四实施方式的半导体装置的示意剖视图。
[0018]图9是第五实施方式的半导体装置的示意剖视图。
[0019]图10是第六实施方式的半导体装置的示意剖视图。
[0020]图11是第八实施方式的半导体装置的示意俯视图。
[0021]图12是第九实施方式的半导体装置的示意俯视图。
[0022]图13是第十实施方式的半导体装置的示意俯视图。
[0023]图14是第十一实施方式的半导体装置的示意剖视图。
[0024]图15是第十三实施方式的半导体装置的示意剖视图。
[0025]图16是第十四实施方式的半导体装置的示意剖视图。
【具体实施方式】
[0026]本说明书中，存在对于相同或类似的部件标附相同符号且省略重复说明的情况。
[0027]本说明书中，所谓“GaN系半导体”是具备GaN(氮化镓)、A1N(氮化铝)、InN(氮化铟)以及它们的中间组成的半导体的总称。
[0028]本说明书中，所谓“非掺杂”是指未刻意地导入杂质的状态，且通常杂质的浓度为lX1015cm3 以下。
[0029]而且，本说明书中，所谓“上”、“下”是表示构成要件的相对位置关系的用语，不一定表示相对于重力方向的上下关系。
[0030](第一实施方式)
[0031]本实施方式的半导体装置具备:GaN系半导体的第一半导体层；GaN系半导体的第二半导体层，设置在第一半导体层上，且带隙大于第一半导体层；源极电极及漏极电极，设置在第二半导体层上，且在源极及漏极电极中至少任一个的与第二半导体层相接一侧具有多个凸部；以及栅极电极，设置在源极电极与漏极电极之间的第二半导体层上。
[0032]图1A-C是本实施方式的半导体装置的示意图。本实施方式的半导体装置为肖特基栅极构造的HFET。图1A是示意俯视图，图1B是图1A的A-A’示意剖视图，图1C是图1A的B-B’不意首I]视图。
[0033]如图1A-C所示，本实施方式的半导体装置在GaN系半导体的信道层(第一半导体层)10上设置着带隙大于信道层10的GaN系半导体的势垒层(第二半导体层)12。而且，在势垒层(第二半导体层)12上设置着源极电极14及漏极电极16。而且，在源极电极14与漏极电极16之间的势垒层12上，设置着栅极电极18。
[0034]源极电极14在与势垒层12相接一侧具备多个凸部14a。多个凸部14a朝向信道层10成为凸起。
[0035]而且，漏极电极16在与势垒层12相接一侧具备多个凸部16a。多个凸部16a朝向信道层10成为凸起。
[0036]信道层(第一半导体层)10例如为非掺杂的AlxGai_xN(0彡X< 1)。例如，信道层10为非掺杂的GaN。另外，也可以在信道层10含有η型或p型的杂质。
[0037]势垒层(第二半导体层)12例如为非掺杂或η型AlYGai_YN(0 < Y彡1，X < Y)。势垒层12例如为非掺杂的Ala25Gaa75N。势垒层12的铝(A1)的浓度高于信道层10。
[0038]源极电极14及漏极电极16是金属电极。源极电极14及漏极电极16例如包含钛(Ti)、氮化钛(TiN)、铝(A1)、钽(Ta)、钥(Mo)、或钨(W)等。源极电极14及漏极电极16也可以是多种金属的积层构造。理想的是源极电极14及漏极电极16与信道层10之间为欧姆接触。
[0039]多个凸部14a及多个凸部16a分别具备周期性。多个凸部14a及多个凸部16a呈在从源极电极14或漏极电极16朝向栅极电极18的方向延长的条状。多个凸部14a及多个凸部16a具备周期性。
[0040]栅极电极18例如为金属电极。栅极电极18对势垒层12进行肖特基接触。栅极电极18例如包含镍(Ni)、钼(Pt)、或金(Au)等。栅极电极18可以是多种金属的积层构造。
[0041]接下来，针对本实施方式的半导体装置的制造方法的一例进行说明。准备未图示的支撑衬底、例如硅(Si)衬底。其次，例如在Si衬底上通过外延生长，而使要成为信道层10的非掺杂的GaN、要成为势垒层12的非掺杂的Ala25Gaa75N成膜。
[0042]其次，对非掺杂的Ala25Gaa75N进行蚀刻，而形成之后会成为凸部14a、16a的沟槽。在包含所形成的沟槽的非掺杂的Ala25Gaa75N上，利用金属膜的成膜与图案化，而形成源极电极14及漏极电极16。
[0043]然后，在源极电极14与漏极电极16之间的非掺杂的Ala25Gaa75N上，利用金属膜的成膜以及图案化，而形成栅极电极18。
[0044]以上，利用制造方法制造图1A-C所示的半导体装置。
[0045]接下来，针对本实施方式的半导体装置的作用及效果进行说明。
[0046]本实施方式的HFET中，在信道层10与势垒层12之间的界面的信道层10侧，产生因势垒层12极化而产生的二维电子气(2DEG)。该二维电子气成为HFET的载体。
[0047]源极电极凸部14a与信道层10之间的距离(山)小于源极电极的相邻的两个凸部之间的区域14b与势垒层12之间的距离(d2)。换句话说，源极电极凸部14a与信道层10之间的势垒层12的厚度薄于源极电极的凸部之间的区域14b与信道层10之间的势垒层12的厚度。
[0048]通过减薄源极电极凸部14a与信道层10之间的势垒层12的厚度，而使源极电极14与信道层10间的势垒宽度变短。因此，在源极电极凸部14a与信道层10之间，和源极电极14的凸部之间的区域14b与信道层10之间比较，变得容易产生载体的隧穿。对于漏极电极16与信道层10间，也是同样。
[0049]图2是表示本实施方式的半导体装置的作用的图。该图2表示在GaN/AlGaN的积层构造上的电极的AlGaN侧设置着凸部时的