半导体测试结构、其形成方法及导电插塞性能的测试方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种半导体测试结构、其形成方法及导电插塞性能的测试方法。
【背景技术】
[0002]金属互连结构是半导体器件中常用的电互连结构，每一层金属互连层包括导电插塞以及位于所述导电插塞上的金属图案。现有技术中，对于铝等材质的金属互连线，一般通过光刻、干法刻蚀实现图案化。干法刻蚀完毕后，对光刻胶残留物灰化加以去除。近年来，随着器件小型化，金属图案线宽越来越小，这造成灰化后金属图案间残留有大量的光刻胶灰化残留物。为完全去除该残留物，一般通过具有腐蚀性的刻蚀后残留物去除液轻微腐蚀金属图案，以达到将光刻胶灰化残留物与金属图案剥离的目的。然而，实际工艺中，该腐蚀液若清洗时间过长，即出现过清洗(Over dip)时，还有可能对金属图案下的导电插塞进行腐蚀，腐蚀量过多时会影响上下两层金属互连层之间的电连接性能。此外，由于腐蚀的是导电插塞，且是在形成覆盖该导电插塞的金属图案过程中造成，因而，当对该层金属互连层进行扫描隧道显微镜(SEM)成像时，不易发现缺陷。
[0003]为了解决上述问题，如图1所示，例如对于第Μ层金属互连层的导电插塞VM性能的测试，现有技术的方案为:
[0004]1)将第Μ层金属互连层的金属图案丽、第Μ-1层金属互连层的金属图案M(M-l)通过待测试的导电插塞VM串联，形成串联结构(Via Chain)。
[0005]2)通过两连接在串联结构首尾的第一焊盘P1与第二焊盘P2对该串联结构施加测试电压V，获取测试电流I。
[0006]3)由于上层金属图案丽、下层金属图案M(M-l)的电阻远小于导电插塞VM的电阻，因而忽略上层金属图案丽、下层金属图案M(M-l)的电阻。(测试电压V/测试电流I)/导电插塞VM的个数，即可获得单个导电插塞VM的电阻值。
[0007]4)当单个导电插塞VM的电阻值大于导电插塞连接良好时的电阻值(经验值)时，可以判断第Μ层金属互连层的导电插塞VM性能不合格，反之合格。
[0008]然而，实际结果表明，现有的测试结构仍难发现导电插塞的缺陷，导致具有缺陷的半导体结构仍进行后续工艺，直至形成芯片时才暴露出问题，这造成了晶圆及后续工艺浪费。
【发明内容】
[0009]本发明解决的问题是如何对金属互连层中导电插塞的缺陷进行有效测试。
[0010]为解决上述问题，本发明的一方面提供一种半导体测试结构的形成方法，包括:
[0011]提供基底，所述基底包括器件区与测试区，所述器件区与测试区形成有若干个第Μ层金属图案，Μ多1，以及位于所述第Μ层金属图案上的导电插塞，所述导电插塞的尺寸均等；其中至少部分个第Μ层金属图案上具有两个或两个以上的导电插塞；
[0012]光刻、干法刻蚀在所述器件区与测试区同时形成若干个第M+1层金属图案，测试区的所述第M+1层金属图案中的至少部分个横跨位于同一第Μ层金属图案上的两个导电插塞，且与所述两个导电插塞的接触总面积等于一个导电插塞的面积；所述测试区的若干个第Μ+1层金属图案与所述若干个第Μ层金属图案通过所述导电插塞首尾串联形成串联结构；
[0013]形成对应连接所述串联结构首尾的第一测试焊盘与第二测试焊盘。
[0014]可选地，所述干法刻蚀后的光刻胶灰化残留物采用ACT940或EKC270刻蚀后残留物去除液去除。
[0015]本发明的另一方面提供一种半导体测试结构，所述半导体测试结构形成在基底的测试区，所述基底还包括器件区，所述器件区包括:
[0016]若干个第Μ层金属图案，Μ ^ 1，以及位于所述第Μ层金属图案上的导电插塞，所述导电插塞的尺寸均等；每个第Μ层金属图案上具有一个或多个导电插塞；
[0017]若干个第Μ+1层金属图案，每个所述第Μ+1层金属图案完全覆盖一个或多个导电插塞的上表面；
[0018]所述测试结构包括:
[0019]若干个第Μ层金属图案，Μ多1，以及位于所述第Μ层金属图案上的导电插塞，所述导电插塞的尺寸均等；其中至少部分个第Μ层金属图案上具有两个或两个以上的导电插塞;
[0020]若干个第Μ+1层金属图案，所述第Μ+1层金属图案中的至少部分个横跨位于同一第Μ层金属图案上的两个导电插塞，且与所述两个导电插塞的接触总面积等于一个导电插塞的面积；所述若干个第Μ+1层金属图案与所述若干个第Μ层金属图案通过所述导电插塞首尾串联形成串联结构；所述测试结构的第Μ+1层金属图案与所述器件区的第Μ+1层金属图案在同一工序中形成；
[0021]第一测试焊盘与第二测试焊盘，分别连接所述串联结构的首尾。
[0022]可选地，还包括:形成在测试区的所述第Μ+1层金属图案上的一层或多层上层金属互连层，所述上层金属互连层中的金属图案完全覆盖其下的导电插塞。
[0023]可选地，所述测试区的第Μ+1层金属图案的宽度等于其横跨的两导电插塞中心间的距离。
[0024]可选地，所述测试区的第Μ+1层金属图案包括相互垂直的第一部分与第二部分。
[0025]可选地，所述测试区的每个第Μ层金属图案上具有四个导电插塞，所述第一测试焊盘与第二测试焊盘分别对应与位于所述串联结构首尾的第Μ层金属图案电连接。
[0026]可选地，所述测试区为基底的切割道，所述切割道的宽度范围为30 μπι?120 μm，所述第M+1层金属图案的线宽范围为90nm?800nm。
[0027]可选地，所述第M+1层金属图案中:部分个横跨位于同一第Μ层金属图案上的两个导电插塞，部分个完全覆盖第Μ层金属图案上的导电插塞；其中，横跨两个导电插塞的第Μ+1层金属图案数目占总的第Μ+1层金属图案数目的比例至少为5 %。
[0028]基于上述半导体测试结构，本发明的再一方面提供一种导电插塞性能的测试方法，使用上述任一半导体测试结构测试，测试方法包括:
[0029]通过所述第一测试焊盘与第二测试焊盘对所述测试结构施加测试电压，获取测试电流；
[0030]若所述测试电压与测试电流的比值大于预定值，则所述器件区的第Μ层金属图案上的导电插塞电连接性能不合格，所述预定值对应测试结构的第Μ+1层金属图案完全覆盖其下的导电插塞，且与导电插塞连接良好时的测试结构的电阻。
[0031]与现有技术相比，本发明的技术方案具有以下优点:1)本发明在基底的器件区与测试区同时形成第Μ+1层金属图案时，对于测试区，暴露出待金属互连的导电插塞的部分区域，对于器件区，第Μ+1层金属图案完全覆盖其下的导电插塞，使得若器件区存在过清洗问题，则腐蚀液对测试区的导电插塞腐蚀程度大于对器件区的导电插塞的腐蚀程度；因而，若测试过程中，测试区的导电插塞电连接性能合格，则器件区的导电插塞的电连接性能肯定合格。此外，为利用现有测试结构中导电插塞性能是否合格的判断标准，将测试区的第Μ+1层金属图案与其下的导电插塞的接触面积选为单个导电插塞的面积，即两者之间的接触电阻与现有测试结构中第Μ+1层金属图案完全覆盖其下导电插塞时的接触电阻大小相等。
[0032]2)可选方案中，若需对第Μ+1层金属互连层的导电插塞进行电连接性能测试，a)可以则直接在第M+1层制作完毕后，引出两测试焊盘；b)也可以与器件区的上层金属互连层一起，在测试区的第M+1层金属互连层上继续制作一层或多层金属互连层，在顶层金属互连层上引出两测试焊盘。其中，对于b)方案中的测试区，第M+1层金属互连层上继续制作的金属互连层中，金属图案完全覆盖其下的导电插塞。
[0033]3)可选方案中，制作第M+1层金属图案的光刻工艺中，基底与掩膜板之间可能出现对准偏差，即第M+1层金属图案在X方向或Y方向与其下的导电插塞偏移，为减小上述对准偏差造成的实际偏移量，第M+1层金属图案设置为包括相互垂直的第一部分与第二部分。
[0034]4)可选方案中，在3)可选方案的基础上，基底与掩膜板之间的对准偏差这会造成横跨两导电插塞的金属图案与该两导电插塞之间的接触面积不为单个导电插塞的面积，为避免上述问题，将第M+1层层金属图案的宽度设置为所横跨的两导电插塞中心间的距离。
[0035]5)可选方案中，测试区为基底的切割道，呈长条状分布，因而第M+1层金属图案、第Μ层金属图案形成的串联结构需大致呈直线方向延伸，另外，为简化测试区的掩膜板图案，第Μ层每个金属图案形状相同，每个金属图案上的导电插塞数目及位置相同，因而第Μ层每个金属图案上具有四个导电插塞，此时，第一测试焊盘与第二测试焊盘分别与位于所述串联结构首尾的第Μ+1层金属图案电连接。
[0036]6)可选方案中，为形成大致呈直线方向延伸的串联结