Otp存储单元、otp存储单元的制作方法及芯片的制作方法
【技术领域】
[0001]本申请涉及半导体集成电路的技术领域，具体而言，涉及一种0ΤΡ存储单元、0ΤΡ存储单元的制作方法及芯片。
【背景技术】
[0002]现有系统集成芯片或微处理芯片的逻辑制程中，都需要在芯片中弓丨入一个存储器来储存系统代码。一次可编程(0ΤΡ)存储器由于具有成本低且与逻辑制程相兼容的特性，近年来得到了广泛的应用。当制作得到0ΤΡ存储器的芯片之后，可以通过编码的形式将代码写入0ΤΡ存储器。同时，可以将不同的客户提供的代码写入0ΤΡ存储器，以使得芯片实现不同的功能。
[0003]0ΤΡ存储器通常由0ΤΡ存储单元和与之相匹配的外围电路组成。图1示出了现有0ΤΡ存储单元的剖面结构示意图。如图1所示，该0ΤΡ存储单元包括设置于衬底上的有源区10'，设置于有源区10'上的选择栅结构20'，与选择栅结构20'平行地设置于有源区10'上的浮栅结构30'，以及设置于浮栅上的自对准硅化物阻挡层40'。其中，选择栅结构20'和浮栅结构30'均包括沿远离有源区10'的方向上依次设置的栅氧化物层和栅极材料层，以及设置于栅氧化物层的侧壁和栅极材料层的侧壁上的侧壁层。同时，该0TP存储单元还包括设置于有源区10'中的源极和漏极，以及分别与选择栅结构20'、源极和漏极相连设置的接触插塞。
[0004]在对上述0ΤΡ存储单元进行编程时，需要在漏极和选择栅结构20'、源极和衬底上同时施加电压，以在有源区10'和浮栅结构30'之间形成合适的电场并使电子从浮栅结构30'中移入或移出。然而，对现有0ΤΡ存储单元进行编程所需的时间普遍较长，从而限制了 0ΤΡ存储单元的性能的提高。在0.18μπι及以下制程中，技术人员尝试通过对栅极材料层(通常为多晶硅层)进行热载流子注入(HCI)以提高栅极材料层中电子浓度等，进而减少对0ΤΡ存储单元进行编程的时间。然而，通过热电子注入很难精确调节栅极材料层中电子浓度等参数，进而无法精确调节对0ΤΡ存储单元进行编程的时间。
【发明内容】
[0005]本申请旨在提供一种0ΤΡ存储单元、0ΤΡ存储单元的制作方法及芯片，以减少对0ΤΡ存储单元进行编程所需的时间。
[0006]为了实现上述目的，本申请提供了一种0ΤΡ存储单元，包括设置于衬底上的有源区，设置于有源区上的选择栅结构，与选择栅结构平行地设置于有源区上的浮栅结构，其中，该0ΤΡ存储单元还包括:覆盖有源区的裸露表面的控制栅层。
[0007]进一步地，上述0ΤΡ存储单元中，选择栅结构的两端和浮栅结构的两端延伸至有源区之外；控制栅层覆盖在有源区的裸露表面和位于有源区之外的衬底上。
[0008]进一步地，上述0ΤΡ存储单元中，选择栅结构包括沿远离有源区的方向上依次设置的选择栅氧化物层和选择栅材料层，以及设置于选择栅氧化物层的侧壁和选择栅材料层的侧壁上的选择栅侧壁层；浮栅结构包括沿远离有源区的方向上依次设置的浮栅氧化物层和浮栅材料层，以及设置于浮栅氧化物层的侧壁和浮栅材料层的侧壁上的浮栅侧壁层；控制栅层覆盖在选择栅侧壁层、浮栅侧壁层和有源区的裸露表面上。
[0009]进一步地，上述0ΤΡ存储单元中，选择栅材料层、浮栅材料层和控制栅层的材料为多晶石圭。
[0010]进一步地，上述0ΤΡ存储单元还包括:覆盖浮栅结构的自对准硅化物阻挡层。
[0011]进一步地，上述0ΤΡ存储单元还包括:设置于选择栅结构远离浮栅结构一侧的有源区中的源极，设置于浮栅结构远离选择栅结构一侧的有源区中的漏极，以及分别与控制栅层、选择栅结构、源极和漏极相连设置的接触插塞。
[0012]本申请还提供了一种0ΤΡ存储单元的制作方法，该制作方法包括:提供具有有源区的衬底；在有源区上形成选择栅结构和平行于选择栅结构的浮栅结构；形成覆盖有源区的裸露表面的控制栅层。
[0013]进一步地，上述制作方法中，形成选择栅结构的步骤中，形成包括沿远离有源区的方向上依次设置的选择栅氧化物层和选择栅材料层，以及位于选择栅氧化物层的侧壁和选择栅材料层的侧壁上的选择栅侧壁层的选择栅结构；形成浮栅结构的步骤中，形成包括沿远离有源区的方向上依次设置的浮栅氧化物层和浮栅材料层，以及位于浮栅氧化物层的侧壁和浮栅材料层的侧壁上的浮栅侧壁层的浮栅结构。
[0014]进一步地，上述制作方法中，形成选择栅结构和浮栅结构的步骤包括:在衬底上沿远离衬底的方向上依次沉积氧化物层、第一栅极材料层和掩膜层；刻蚀掩膜层、第一栅极材料层和氧化物层，以形成选择栅氧化物层、选择栅材料层、浮栅氧化物层和浮栅材料层；在选择栅氧化物层的侧壁和选择栅材料层的侧壁上形成选择栅侧壁层，并在浮栅氧化物层的侧壁和浮栅材料层的侧壁上形成浮栅侧壁层。
[0015]进一步地，上述制作方法中，形成控制栅层的步骤包括:形成覆盖选择栅结构、浮栅结构和衬底的裸露表面的第二栅极材料层；刻蚀第二栅极材料层，以形成覆盖在选择栅侧壁层、浮栅侧壁层和有源区的裸露表面上的控制栅层极；去除剩余掩膜层。
[0016]进一步地，上述制作方法中，形成控制栅层之后，形成覆盖浮栅结构的自对准硅化物阻挡层，包括以下步骤:形成覆盖控制栅层、选择栅结构和浮栅结构的自对准硅化物阻挡材料；刻蚀自对准硅化物阻挡材料以形成自对准硅化物阻挡层。
[0017]进一步地，上述制作方法中，形成选择栅结构和浮栅结构之后，进行离子注入以在选择栅结构远离浮栅结构一侧的有源区中形成源极，并在浮栅结构远离选择栅结构一侧的有源区中形成漏极；形成自对准硅化物阻挡层之后，形成分别与控制栅层、选择栅结构、源极和漏极相连的接触插塞。
[0018]本申请还提供了一种芯片，包括至少一个0ΤΡ存储单元，其中，该0ΤΡ存储单元为本申请提供的0ΤΡ存储单元。
[0019]应用本申请的技术方案，通过设置覆盖有源区的裸露表面的控制栅层，并通过对控制栅层施加电压，从而在浮栅结构和有源区之间形成了垂直于有源区方向的电场，且该电场能够提高电子从浮栅结构中移入或移出的速率，进而减少了电子从浮栅结构中移入或移出所需的时间，并减少了对0ΤΡ存储单元进行编程所需的时间。
【附图说明】
[0020]构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0021]图1示出了现有0ΤΡ存储单元的剖面结构示意图；
[0022]图2a示出了本申请实施方式所提供的0ΤΡ存储单元的剖面结构示意图；
[0023]图2b示出了本申请实施方式所提供的0ΤΡ存储单元的另一剖面结构示意图；
[0024]图3示出了本申请实施方式所提供的0ΤΡ存储单元的制作方法的流程示意图；
[0025]图4示出了在本申请实施方式所提供的0ΤΡ存储单元的制作方法中，提供具有有源区的衬底后的基体的剖面结构示意图；
[0026]图5示出了在图4所示的有源区上形成选择栅结构和平行于选择栅结构的浮栅结构后的基体的剖面结构示意图；
[0027]图5-1示出了在图4所示的衬底上沿远离衬底的方向上依次沉积氧化物层、第一栅极材料层和掩膜层后的基体的剖面结构示意图；
[0028]图5-2示出了刻蚀图5-1所示的掩膜层、第一栅极材料层和氧化物层，以形成选择栅氧化物层、选择栅材料层、浮栅氧化物层和浮栅材料层后的基体的剖面结构示意图；
[0029]图6示出了形成覆盖图5所示的有源区的裸露表面的控制栅层后的基体的剖面结构示意图；
[0030]图6-1示出了形成覆盖图5所示形成覆盖选择栅结构、浮栅结构和衬底的裸露表面的第二栅极材料层后的基体的剖面结构示意图；
[0031]图6-2示出了刻蚀图6-1所示的第二栅极材料层，以形成覆盖在选择栅侧壁层、浮栅侧壁层和有源区的裸露表面上的控制栅层后的基体的剖面结构示意图；
[0032]图7示出了形成覆盖图6所示的浮栅结构的自对准硅化物阻挡层后的基体的剖面结构示意图；以及
[0033]图7-1示出了形成覆盖图6所示的控制栅层、选择栅结构和浮栅结构的自对准硅化物阻挡材料后的基体的剖面结构示意图。
【具体实施方式】
[0034]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
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