双通道存储器的制造方法
【专利说明】双通道存储器
【背景技术】
[0001] 除非本文另有指明，在该部分描述的材料不是本申请中权利要求的现有技术并且 也不由于包含在该部分就承认其为现有技术。
[0002] 随着联网和计算技术的激增，对于进一步缩减存储器器件的规模的需求导致更小 和更密集的存储器装置。然而，基于在每个存储单元中存储一比特（"0"或"1"）的核心存 储器功能可阻碍进一步的尝试。为了增加存储器密度，做出了在一个器件上存储多于一比 特的尝试，比如镜像比特（mirror-bit)方法。在常规快闪存储装置中，可使用一个通道以 检测由存储在栅极中的电荷导致的电流和电压阈值偏移。
[0003] 增加存储器密度的传统尝试可利用改进和/或替代的或附加的解决方案，以有效 提供更高容量的存储器装置而不增加装置的尺寸。
[0004] 概述
[0005] 本文大体描述了平面双通道存储器器件及制造和使用这样的器件的技术。
[0006] 根据一些示例，描述了半导体器件。示例半导体器件可包括第一衬底、位于第一衬 底上方的绝缘体层、位于绝缘体层上方的第二衬底、栅极结构和位于第二衬底的第二部分 上方的第三衬底。栅极结构可包括位于第二衬底的第一部分上方的隧道氧化物层、位于隧 道氧化物层上方的浮动栅极层、位于浮动栅极层上方的控制氧化物层、以及位于控制氧化 物层上方的控制栅极层。第二衬底的第二部分可包括第一类型的掺杂物并且第三衬底包括 第二类型的掺杂物。
[0007] 根据其他示例，描述了制造半导体器件的方法。示例方法可包括：在第一衬底上方 形成绝缘体层；在绝缘体层上方形成第二衬底；使第二衬底的第二部分变薄使得第二衬底 的第一部分保持原封不动，其中该第一部分大致在第二衬底中央；大致在第二衬底的第一 部分上形成双栅极结构。示例方法可进一步包括使第二衬底的第二部分掺杂有第一类型的 掺杂物；在第二衬底的第二部分上形成第三衬底；使第三衬底的第一部分变薄使得第三衬 底的第二部分保持原封不动，其中第三衬底的第二部分围绕第二衬底的第一部分；以及使 第三衬底的第二部分掺杂有第二类型的掺杂物。
[0008] 根据进一步的示例，描述了配置成操作双通道存储器器件的系统。示例系统可包 括配置成选择性地激活或去活对应于第一传导路径和/或第二传导路径的传导路径的控 制器和耦接到控制器的双通道存储器器件。双通道存储器器件可包括第一衬底、位于第一 衬底上方的绝缘体层、位于绝缘体层上方的第二衬底、和栅极结构。栅极结构可包括位于第 二衬底的第一部分上方的隧道氧化物层；位于隧道氧化物层上方的浮动栅极层；位于浮动 栅极层上方的控制氧化物层；位于控制氧化物层上方的控制栅极层；以及位于第二衬底的 第二部分上方的第三衬底，其中第二衬底的第二部分包括第一类型的掺杂物并且第三衬底 包括第二类型的掺杂物。
[0009] 根据其他的示例，描述了半导体器件。示例半导体器件可包括衬底和位于所述 衬底上方的垂直栅极结构。垂直栅极结构可包括具有与衬底的居中定位的第一部分接触 (contact)的底表面的鳍片结构；配置成覆盖至少鳍片结构的竖直表面的隧道氧化物层； 配置成覆盖隧道氧化物层的表面的浮动栅极层；配置成覆盖浮动栅极层的表面的控制氧化 物层；以及配置成覆盖控制氧化物层的表面的控制栅极层。
[0010] 前述的概述仅仅是说明性的并且不意在以任何方式进行限制。除了上述的说明性 的方面、实施方式以及特征，通过参考附图和下文的详细描述，另外的方面、实施方式和特 征将显而易见。
【附图说明】
[0011] 结合附图，根据下文的描述和随附的权利要求，本公开的前述和其他特征将更加 显而易见。应当理解，这些附图仅描述了根据本公开的若干实施方式，因此不应当将其视为 是本公开的范围的限制，通过对附图的使用，将借助附加的特性和细节来描述本公开：
[0012] 图1A和1B示出了通过绝缘体上硅（SOI)工艺制造双通道存储器器件的示例的第 一阶段；
[0013] 图2示出了制造双通道存储器器件的示例的随后阶段，其中形成了 p型和η型掺 杂层；
[0014] 图3示出了制造双通道存储器器件的示例的另一阶段，其中设置了用于前通道和 后通道的接触对；
[0015] 图4示出了具有两个浮动栅极结构的示例双通道存储器器件的侧视图；
[0016] 图5示出了利用鳍状场效应晶体管（FINFET)器件实施的示例双通道存储器器件 的最初制造阶段的顶视图和侧视图；
[0017] 图6示出了利用FINFET器件实施的示例双通道存储器器件的第二制造阶段的顶 视图和侧视图；
[0018] 图7示出了利用FINFET器件实施的示例双通道存储器器件的第三制造阶段的顶 视图和侧视图；
[0019] 图8示出了利用FINFET器件实施的示例双通道存储器器件的第四制造阶段的顶 视图和侧视图；
[0020] 图9示出了利用FINFET器件实施的示例双通道存储器器件的最后制造阶段的顶 视图和侧视图；
[0021] 图10示出了对于双通道存储器器件的示例电流-栅极电压曲线图；
[0022] 图11是说明制造双通道存储器器件的示例方法的流程图；
[0023] 图12是说明制造利用FINFET器件实施的双通道存储器器件的示例方法的流程 图，
[0024] 所有附图都根据本文描述的至少一些实施方式布置。
【具体实施方式】
[0025] 在下文的详细描述中，参考了形成该详细描述的一部分的附图。在附图中，除非下 文另有指明，相似的符号一般标识相似的组件。在详细描述、附图和权利要求中描述的说明 性实施方式不意味着是限制性的。在不脱离本文呈现的主题的精神或范围的情况下，可以 利用其他实施方式并且可以做出其他改变。在本文中大体描述和在附图中示意的本公开的 方面，可以以多种多样不同的配置布置、替代、组合、分离和设计，所有这些都明确地涵盖于 本文。
[0026] 公开大体涉及，并且尤其涉及平面双通道存储器器件及系统、方法以及制造和使 用这样的器件的技术。
[0027] 简言之，大体描述的技术涉及双通道存储器器件、系统和制造方法。各种所描述的 器件包括对前通道和后通道的利用，前通道和后通道通过形成在半导体器件的双栅极结构 下面的衬底。使用在栅极结构的相对侧上的两对接触，多个比特可以存储在用作单个存储 单元的半导体器件中，其中接触对形成在半导体器件的不同地掺杂的层上。可以通过在浮 动栅极上存储不同数量或不同类型的电荷来实现记忆存储，其中电荷可影响器件的通道的 传导状态。通过检测通道的传导状态，比如开路、闭路、或高阻、低阻，可以检测存储在器件 上的数据（"〇"或"1"）。
[0028] 在下面的实施方式中示出的掺杂和衬底极性不受限制，并且取决于特定实现的配 置可以在η型和p型之间切换。本文使用的术语"通道"指晶体管器件的传导通道。根据 实施方式的双通道晶体管器件利用两个传导通道，其中存储器状态可对应于在器件内形成 的通道的传导状态（即，通道中的一个或者两个是否处于传导）。
[0029] 图1Α和1Β示出了通过绝缘体上硅（SOI)工艺制造双通道存储器器件的示例的第 一阶段，其根据本文描述的至少一些实施方式配置。
[0030] 示图100A示出根据一些实施方式的在双通道存储器器件的制造中的早期阶段并 包括在硅衬底106上的绝缘体104以及在绝缘体104上的第二硅衬底。在其他实施方式 中，硅衬底106和第二硅衬底102可以是其他半导体材料，比如锗、III-V族半导体材料或 II-VI族半导体材料。栅极结构包括第一浮动栅极113和第二浮动栅极112,第一浮动栅极 113位于隧道氧化物层110上，隧道氧化物层110转而形成在第二硅衬底102上。另一隧道 氧化物层111可夹在第一浮动栅极113和第二浮动栅极112之间。隧道氧化物层和浮动栅 极可被隔离件108围绕。第二浮动栅极112也可称为控制栅极。另一隧道氧化物层111也 可称为控制氧化物层。
[0031] 示图100B示出随后阶段，其中第二衬底102可被垂直地（"变薄"）及水平地制 造凹陷使得在隧道氧化物层110下面的第二衬底102的第一部分116具有比隧道氧化物层 110的横截面积略大或者与其相等的横截面积。接着，第二衬底102的垂直变薄的第二部分 114可以被注入p型掺杂物。在一些示例中，第二衬底102的第二部分114可以不重注入p 型掺杂物。
[0032] 图2示出了根据本文描述的至少一些实施方式的制造双通道存储器器件的示例 的随后阶段，其中形成了 P型和η型掺杂层。
[0033] 示图200包括第一衬底206、在第一衬底206上的绝缘体204以及第二衬底102的 经修改部分，该经修改部分包括Ρ型重掺杂的部分214和未掺杂部分216,未掺杂部分216 大致位于隧道氧化物层210下面。控制氧化物层211、浮动栅极213和控制栅极212位于形 成在第二衬底的未掺杂部分216上的隧道氧化物层210上方。在其他实施方式中，第二衬 底的中央部分216可以掺杂有ρ型掺杂物也可以掺杂有η型掺杂物。隔离件208还大致围 绕浮动栅极和形成栅极结构的隧道氧化物层。
[0034] 不同于示图100Β中的制造阶段，示图200中的器件包括η型重掺杂的层217，η型 重掺杂的层217位于第二衬底102的ρ型重掺杂的部分214的上方。在一些示例实施方式 中，可以外延地生长η型重掺杂的层217。在其他实施方式中，可以采用快速退火（例如，激 光退火）以减少在η型掺杂的层217中的掺杂物扩散。尽管在示图200中未示出，然而，第 二衬底的η型掺杂的层217的一部分和ρ型掺杂的层214的一部分可以缩减（变薄）使得 两个层的围绕栅极结构的部分可保持原封不动并从而可促进对接触的接近，这将在下文讨 论。在一些示例中，图形化（patterning)可用于去除第二衬底102的η型掺杂的层217的 所述部分和Ρ型掺杂的部分214的所述部分。
[0035] 实施方式不限于本文讨论的技术，比如激光退火、图形化或硬掩膜。也可以采用其 他半导体制造技术来形成本文讨论的结构。
[0036] 图3示出了根据本文描述的至少一些实施方式的制造双通道存储器器件的示例 的另一阶段，其中设置了用于前通道和后通道的接触对。
[0037] 示图300中的示例结构包括第一硅衬底306、绝缘体304、位于栅极结构下的第二 衬底102的未掺杂中央部分316、第二衬底102的ρ型重掺杂的外部部分314和围绕第二衬 底102的未掺杂中央部分316定位的η型重掺杂的层317。在其他实施方式中，第二衬底 102的中央部分316也可掺杂有ρ型或η型掺杂物。包括被夹着的隧道氧化物层310、浮动 栅极313、控制氧化物层311和控制栅极312的栅极结构大致位