用于晶圆级封装件的互连结构及其形成方法
【专利说明】用于晶圆级封装件的互连结构及其形成方法
[0001]相关申请的交叉引用
[0002]本申请是2014 年 8 月 20 日提交的标题为“ Interconnect Structures for WaferLevel Package and Methods of Forming Same” 的美国专利申请第 14/464,487 号的部分继续申请，其全部内容结合于此作为参考。
技术领域
[0003]本发明实施例涉及用于晶圆级封装件的互连结构及其形成方法。
【背景技术】
[0004]在诸如晶圆级封装(WLP)的传统的封装技术的方面中，再分布层(RDL)可以形成在管芯上方并且电连接至管芯中的有源器件。然后，可以形成诸如凸块下金属化层(UBM)上的焊料球的外部输入/输出(1/0)焊盘，以通过RDL电连接至管芯。这样的封装技术的有利特征在于，有可能形成扇出封装件。因此，与管芯相比，管芯上的1/0焊盘可以再分布至更大的面积，并且因此，可以增加封装在管芯的表面上的1/0焊盘的数量。
[0005]在这样的封装技术中，可以在管芯周围形成模塑料，以提供用于支撑扇出互连结构的表面面积。例如，RDL通常包括形成在管芯和模塑料上方的一个或多个聚合物层。导电部件(例如，导电线和/或通孔)形成在聚合物层中，并且将管芯上的1/0焊盘电连接至RDL上方的外部1/0焊盘。外部1/0焊盘可以设置在管芯和模塑料上方。
【发明内容】
[0006]根据本发明的一个实施例，提供了一种器件封装件，包括:多个管芯；模塑料，沿着所述多个管芯的侧壁延伸，其中，所述模塑料包括非平坦的顶面；聚合物层，位于所述模塑料上方并且接触所述模塑料，其中，所述聚合物层的顶面的总厚度变化(TTV)小于所述模塑料的非平坦的顶面的TTV;以及导电部件，位于所述聚合物层上，其中，所述导电部件电连接至所述多个管芯中的至少一个。
[0007]根据本发明的另一实施例，提供了一种器件封装件，包括:第一管芯；第二管芯，邻近所述第一管芯；模塑料，沿着所述第一管芯和所述第二管芯的侧壁延伸，其中，所述模塑料包括位于所述第一管芯与所述第二管芯之间的非平坦的顶面；聚合物层，位于所述模塑料上方并且接触所述模塑料，其中，所述聚合物层包括位于所述模塑料的非平坦的顶面上方的非平坦的顶面，并且其中，所述聚合物层的非平坦的顶面具有小于约5微米(μπι)的总厚度变化(TTV);以及导电线，位于所述聚合物层上，其中，所述导电线的至少一部分接触所述聚合物层的非平坦的顶面，并且其中，所述导电线电连接至所述第一管芯。
[0008]根据本发明的又一实施例，提供了一种用于形成器件封装件的方法，所述方法包括:在载体上设置多个管芯；在所述载体上方和在所述多个管芯周围形成模塑料，其中，当形成所述模塑料时，所述多个管芯由膜层覆盖，并且其中，所述模塑料包括位于所述多个管芯的相邻管芯之间的非平坦的顶面；在所述多个管芯上方形成聚合物层并且所述聚合物层接触所述模塑料的非平坦的顶面，其中，形成所述聚合物层包括平坦化工艺，以使得所述聚合物层的顶面的总厚度变化(TTV)小于所述模塑料的非平坦的顶面的TTV;以及在所述聚合物层上形成导电线。
【附图说明】
[0009]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0010]图1A至图1D示出了根据一些实施例的器件封装件的截面图和顶视图。
[0011]图2至图13示出了根据一些实施例的制造器件封装件的中间步骤的截面图。
[0012]图14至图20示出了根据一些其他实施例的制造器件封装件的中间步骤的截面图。
[0013]图21A和图21B示出了根据一些可选实施例的器件封装件的截面图。
[0014]图22示出了根据一些实施例的用于形成器件封装件的工艺流程。
【具体实施方式】
[0015]以下公开内容提供了许多用于实现所提供主题的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，并且也可以包括在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0016]另外，为便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括在使用或操作中的器件的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在本文中使用的空间关系描述符可以同样作相应的解释。
[0017]在具体地描述所示出的实施例之前，通常描述本发明公开的实施例的特定优势特征和各方面。一般而言，公开了一种用于将聚合物膜涂覆(如，用于再分布层(RDL)结构)在模塑料表面上的新的结构和方法，这简化了封装件加工并降低了工艺成本。
[0018]下文描述的是一种用于形成扇出封装件的方法和对应的结构。在一些实施例中，使用传递模塑工艺在管芯周围形成模塑料。在形成模塑料之后，仍然可以暴露管芯的顶面。因此，不必对模塑料执行研磨工艺(或其他回蚀刻技术)以暴露管芯。由于传递模塑工艺，所以模塑料的顶面可以具有约5 μ m至约10 μ m的总厚度变化(TTV，如，顶面的最高点和最低点之间的距离)。例如，聚合物层(例如，第一 RDL)形成在模塑料和管芯上方并且使用压力夹紧/层压工艺来平坦化该聚合物层。平坦化之后的聚合物层的总厚度变化可以相对较小(例如，小于约5 μπι)，从而允许附加RDL层可靠地形成在聚合物层上方。因此，可以使用传递模塑和层压工艺在管芯和模塑料上方形成扇出RDL结构，这可以降低制造封装件的总体成本。
[0019]图1A示出了根据各个实施例的扇出器件封装件100的截面图。封装件100包括管芯102、设置在管芯周围的模塑料104、形成在管芯102和模塑料104上方的RDL 106 (例如，具有导电部件120)。管芯102可以是半导体管芯，并且可以是任何类型的集成电路，诸如处理器、逻辑电路、存储器、模拟电路、数字电路、混合信号等。管芯102可以包括衬底、有源器件和互连结构(没有单独示出)。例如，衬底可以包括掺杂或未掺杂的块状硅，或绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的诸如硅的半导体材料的层。例如，绝缘层可以是掩埋氧化物(BOX)层或氧化硅层。在诸如硅或玻璃衬底的衬底上提供绝缘层。可选地，衬底可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GalnP和/或GalnAsP ;或它们的组合。也可以使用诸如多层或梯度衬底的其他衬底。
[0020]可以在衬底的顶面处形成有源器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等。可以在有源器件和衬底上方形成互连结构。互连结构可以包括层间介电层(ILD)和/或金属间介电层(IMD)，层间介电层和/或金属间介电层含有使用任何合适的方法形成的导电部件(例如，包括铜、铝、钨、它们的组合等的导电线和通孔)。ILD和頂D可以包括设置在这样的导电部件之间的低k介电材料，例如，低k介电材料具有低于约4.0或甚至2.0的k值。例如，在一些实施例中，ILD和Π?可以由磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、S1xCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的复合物、它们的组合等制成，并且可以通过诸如旋涂、化学汽相沉积(CVD)和等离子体增强的CVD(PECVD)的任何合适的方法形成。互连结构电连接各个有源器件，以在管芯102内形成功能电路。通过这样的电路提供的功能可以包括存储器结构、处理结构、传感器、放大器、功率分布、输入/输出电路等。本领域普通技术人员将理解，提供上述实例仅用于示出的目的，以进一步解释本发明的应用并且不意欲以任何方式限制本发明。对于给定的应用可以适当地使用其他电路。
[0021]可以在互连结构上方形成输入/输出(I/O)和钝化部件。例如，接触焊盘110可以形成在互连结构上方并且可以通过互连结构中的各种导电部件电连接至有源器件。接触焊盘110可以包括导电材料，诸如铝、铜等。此外，可以在互连结构和接触焊盘上方形成钝化层112。在一些实施例中，钝化层112可以由诸如氧化硅、氮化硅、未掺杂的硅酸盐玻璃、氮氧化硅的等非有机材料形成。也可使用其他合适的钝化材料。钝化层112的部分可以覆盖接触焊盘110的边缘部分。
[0022]诸如附加的钝化层、导电柱和/或凸块下