绝缘层和大面积ZnO半导体薄膜沟道层，所使用的靶材为6英寸大面积Bi3.15Ndas5Ti3012勒材和6英寸大面积ZnO靶材。再结合溅射法和掩膜技术制备Pt源极和漏极，形成5英寸大面积铁电薄膜晶体管阵列。最后，通过对大面积铁电薄膜晶体管阵列的性能进行测试，根据晶体管单元性能以及阵列性能的一致性，优化工艺参数，得到性能满足要求且一致性好的5英寸大面积铁电薄膜晶体管阵列，其性能及其一致性结果如图3-8所示。图3和图4分别为晶体管单元的输出特性曲线和转移特性曲线，由图中结果可知所制备的晶体管单元呈现η型增强型晶体管特性，阈值电压为1.5 V，沟道迀移率为2.4 cm2/Vs，存储窗口为3.9 V，电流开关比为1.2 X 105。图5、图6、图7和图8分别为不同区域铁电薄膜晶体管单元阈值电压、沟道迀移率、存储窗口和电流开关比归一化曲线，所得5英寸大面积铁电薄膜晶体管阵列的归一化阈值电压偏差在±5%以内、归一化沟道迀移率偏差在±10%以内、归一化存储窗口偏差在±10%以内、归一化电流开关比偏差在±8%以内。该大面积铁电薄膜晶体管阵列对应的制备工艺如下:(1)5英寸大面积BNT薄膜的制备工艺参数为:激光能量420 mj、激光重复频率10 Hz、氧气压强200 mTorr、衬底温度800 °C、激光在靶材中心5英寸部分扫描速度0.313 mm/s、边缘部分扫描速度62.5 mm/s ; (2) 5英寸大面积ZnO薄膜的制备工艺参数为:激光能量400 mJ、激光重复频率10 Hz、氧气压强8 mTorr、衬底温度500 °C、激光在靶材中心5英寸部分扫描速度0.313 mm/s、边缘部分扫描速度62.5 mm/s ; (3)源漏电极宽长比为W:L=1500 μπι:200 μπι。
[0034]实施例2
本实施例是在Pt/Ti/Si02/Si基片上制备2英寸大面积Zn0/Bi3.15Ndas5Ti3012#电薄膜晶体管阵列。
[0035]将4个尺寸为10 mmX 10 mm的小面积Pt/Ti/Si02/Si基片按照图9所示的分布情况放置于5英寸大面积基片架中，在基片架背面放置硅晶圆片挡板，大面积基片架所用材质同实施例1。然后，通过扫描式脉冲激光沉积方法依次制备大面积Bi3.15Ndas5Ti3012铁电薄膜绝缘层和大面积ZnO半导体薄膜沟道层，所使用的靶材为3英寸大面积Bi3.15Ndas5Ti3012靶材和3英寸大面积ZnO靶材。基于实施例1获得的制备工艺，对制备参数稍作改进，分别制备大面积813.15制。.85113012铁电薄膜绝缘层、大面积ZnO半导体薄膜沟道层、Pt源极和漏极，形成性能满足要求且一致性好的2英寸大面积铁电薄膜晶体管阵列。晶体管单元阈值电压为1.2 V，沟道迀移率为2.6 cm2/Vs，存储窗口为4 V，电流开关比为1.8X 105。图10、图11、图12和图13分别为不同区域铁电薄膜晶体管单元阈值电压、沟道迀移率、存储窗口、电流开关比归一化曲线，所得2英寸大面积铁电薄膜晶体管阵列的归一化阈值电压偏差在±5%以内、归一化沟道迀移率偏差在±5%以内、归一化存储窗口偏差在±5%以内、归一化电流开关比偏差在±5%以内。
[0036]实施例3
本实施例是在SrRu03/SrTi03基片上制备5英寸大面积ZnO/Bi 3.15Ndas5Ti3012#电薄膜晶体管阵列。
[0037]将6个尺寸为10 mmX1 mm的小面积SrRu03/SrTi03基片按照图2所示分布情况放置于5英寸大面积基片架中，在基片架背面放置硅晶圆片挡板。大面积基片架所用材质同实施例1。然后，通过扫描式脉冲激光沉积方法依次制备大面积Bi3.15Ndas5Ti3012铁电薄膜绝缘层和大面积ZnO半导体薄膜沟道层，所使用的靶材为6英寸大面积Bi3.15Ndas5Ti3012靶材和6英寸大面积ZnO靶材。基于实施例1获得的制备工艺，对制备参数稍作改进，分别制备大面积813.15制。.85113012铁电薄膜绝缘层、大面积ZnO半导体薄膜沟道层、Pt源极和漏极，形成性能满足要求且一致性好的5英寸大面积铁电薄膜晶体管阵列。晶体管单元阈值电压为1 V，沟道迀移率为3.5 cm2/Vs，存储窗口为4.2 V，电流开关比为2.6X 105。图14、图15、图16和图17分别为不同区域铁电薄膜晶体管单元阈值电压、沟道迀移率、存储窗口、电流开关比归一化曲线，所得5英寸大面积铁电薄膜晶体管阵列的归一化阈值电压偏差在±4%以内、归一化沟道迀移率偏差在±7%以内、归一化存储窗口偏差在±9%以内、归一化电流开关比偏差在±9%以内。
【主权项】
1.一种获得大面积铁电薄膜晶体管阵列制备工艺的方法，其特征在于，包含以下步骤:(1)将小面积基片放在大面积基片架的镂空方格基片位上；(2)在基片背面放置一块与基片架相同尺寸的硅晶圆片挡板；(3)采用物理气相沉积方法在基片上依次制备铁电薄膜绝缘层和氧化物半导体薄膜沟道层；(4)采用物理气相沉积方法结合掩膜技术在沟道层之上制备源极和漏极，形成大面积铁电薄膜晶体管阵列；(5)对大面积铁电薄膜晶体管阵列的性能进行测试，根据晶体管单元性能以及阵列性能的一致性，优化大面积铁电薄膜晶体管阵列制备过程中的工艺参数，得到性能满足要求且一致性好的大面积铁电薄膜晶体管阵列及其制备工艺。2.根据权利要求1所述的获得大面积铁电薄膜晶体管阵列制备工艺的方法，其特征在于，步骤(1)所述的大面积基片架外形为圆形，其直径为2英寸?8英寸。3.根据权利要求1所述的获得大面积铁电薄膜晶体管阵列制备工艺的方法，其特征在于，步骤(1)所述的大面积基片架使用耐高温耐氧化的合金材料，在500 °C? 1000 °C高温环境下不发生形变和氧化。4.根据权利要求1所述的获得大面积铁电薄膜晶体管阵列制备工艺的方法，其特征在于，步骤(1)所述的大面积基片架内有m(l < 22)行、/7(1 ( n( 22)列镂空方格基片位，其尺寸为5~10 mmX 5~10 mm。5.根据权利要求1所述的获得大面积铁电薄膜晶体管阵列制备工艺的方法，其特征在于，步骤(1)所述的小面积基片为具有良好导电性的Pt/Ti/Si02/Si或者重掺杂Si或LaA103或 LaN1 3/SrTi03或 SrRuO 3/SrTi03。6.根据权利要求1所述的获得大面积铁电薄膜晶体管阵列制备工艺的方法，其特征在于，步骤(5)所述的性能满足要求是指晶体管阵列各单元的阈值电压均小于2.5 V、沟道迀移率均大于1.5 cm2/Vs、存储窗口值均大于3.5 V、电流开关比均大于103。7.根据权利要求1所述的获得大面积铁电薄膜晶体管阵列制备工艺的方法，其特征在于，步骤(5)所述的一致性好是指晶体管阵列各单元的阈值电压、沟道迀移率、存储窗口、电流开关比的归一化数值偏差在±10%以内。
【专利摘要】本发明公开了一种获得大面积铁电薄膜晶体管阵列制备工艺的方法，主要包含以下步骤：(1)将小面积基片放在大面积基片架的镂空方格基片位上；(2)在基片背面放置一块与基片架相同尺寸的硅晶圆片挡板；(3)采用物理气相沉积方法在基片上依次制备铁电薄膜绝缘层和氧化物半导体薄膜沟道层；(4)采用物理气相沉积方法结合掩膜技术在沟道层之上制备源极和漏极，形成大面积铁电薄膜晶体管阵列；(5)对大面积铁电薄膜晶体管阵列的性能进行测试，根据晶体管单元性能以及阵列性能的一致性，优化大面积铁电薄膜晶体管阵列制备过程中的工艺参数，得到性能满足要求且一致性好的大面积铁电薄膜晶体管阵列及其制备工艺。所述该方法简单易行、效率高、实验成本低。
【IPC分类】H01L27/12, H01L21/77
【公开号】CN105448821
【申请号】CN201510332231
【发明人】钟向丽, 黄健, 王金斌, 李山, 李波
【申请人】湘潭大学
【公开日】2016年3月30日
【申请日】2015年6月16日