半导体结构的形成方法
【技术领域】
[0001] 本发明涉及半导体制造领域，特别是涉及一种半导体结构的形成方法。
【背景技术】
[0002] 随着半导体集成电路的日益发展，半导体集成电路内部的电路密度越来越大， 所包含的元件数量也越来越多。在半导体集成电路中，金属氧化物半导体（MetalOxide Semiconductor,M0S)晶体管是其中最为重要的元件之一，随着市场对半导体器件性能要求 的日益提高，半导体器件的尺寸变得越来越小，对半导体器件的制造工艺带来了许多改进 与挑战，微小的工艺偏差都会导致半导体器件电学性能的变化。
[0003] 金属互连结构作为半导体器件不可或缺的组成部分，包括连线层以及将其连接的 插塞，所述连线层及插塞均包埋于介质层中。随着半导体器件的尺寸变得越来越小，金属互 连结构的特征尺寸必须随之减小，这就对金属互连的结构及形成工艺提出了更高的要求， 需要在多层以及复杂的连线层中进行高性能、高密度的插塞连接。在金属互连结构特征尺 寸缩小之前，当前工艺技术对金属互连结构并无明显不良影响，而特征尺寸的不断缩小对 工艺技术带来了很大的挑战，容易出现金属互连结构电阻值漂移以及金属互连结构寄生电 容增加的问题，这些问题都会降低半导体器件电学性能。
【发明内容】
[0004] 本发明解决的问题是：提供一种改善金属互连结构电阻值漂移和寄生电容增加问 题的半导体结构的形成方法。
[0005] 为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：提供半导体衬 底，所述半导体衬底表面形成有晶体管，所述晶体管具有金属硅化物层；形成覆盖所述半导 体衬底和晶体管的第一层间介质层；在所述第一层间介质层中形成插塞，所述插塞与所述 金属硅化物层连接；；形成覆盖所述第一层间介质层及插塞的牺牲层；刻蚀所述牺牲层， 在牺牲层中形成第一沟槽，所述第一沟槽暴露出第一层间介质层的表面，所述第一沟槽顶 部尺寸大于或等于底部尺寸；形成填充满所述第一沟槽的第二层间介质层；去除剩余牺牲 层，形成第二沟槽，所述第二沟槽暴露出插塞的表面，且所述第二沟槽顶部尺寸小于或等于 底部尺寸；形成填充满所述第二沟槽的连线层，所述连线层底部与插塞电连接，且所述连线 层顶部尺寸小于或等于底部尺寸。
[0006] 可选的，所述牺牲层材料为无定形碳或者旋转式涂布玻璃溶液。
[0007] 可选的，所述牺牲层的厚度为500A~丨500.A。
[0008] 可选的，形成第一沟槽的方法为干法刻蚀。
[0009] 可选的，所述形成第一沟槽的干法刻蚀方法，刻蚀气体包含cf4、ch3f、ch2f2、chf3、 SF6、NF3、S02、H2、02、N2、Ar和He中一种或几种，刻蚀气体的流量为10标况毫升每分~400 标况毫升每分，偏压为50V~500V，功率为100W~600W，温度为30°C~70°C。
[0010] 可选的，所述第二层间介质层材料为介电常数2. 0~4. 0的低k值材料或介电常 数〈2. 0的超低k值材料。 toon] 可选的，去除剩余牺牲层的方法为灰化工艺或者湿法清洗工艺。
[0012] 可选的，去除剩余牺牲层的灰化工艺，采用N2和H2的混合气体，混合气体的流量为 500标况毫升每分~3000标况毫升每分，功率为1000W~5000W，温度为50°C~400°C。
[0013] 可选的，去除剩余牺牲层的湿法清洗工艺，采用去光阻剂，质量百分比浓度为 30%~80%，温度为 50°C~70°C。
[0014] 可选的，填充满第二沟槽形成连线层的填充方法为物理气相沉积法或者电化学沉 积法。
[0015] 本发明还提供了一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体 衬底表面上具有第一层间介质层，所述第一层间介质层中具有插塞，所述插塞和第一层间 介质层顶部齐平；形成覆盖所述插塞和第一层间介质层的牺牲层；刻蚀所述牺牲层，在所 述牺牲层中形成第一沟槽，所述第一沟槽暴露出所述第一层间介质层表面，所述第一沟槽 顶部尺寸大于或等于底部尺寸；形成填充满所述第一沟槽的第二层间介质层；去除剩余牺 牲层，形成第二沟槽，第二沟槽暴露出插塞表面，且所述第二沟槽顶部尺寸小于或等于底部 尺寸；形成填充满所述第二沟槽的连线层，所述连线层与插塞电连接，所述连线层顶部尺寸 小于或等于底部尺寸。
[0016] 可选的，所述牺牲层材料为无定形碳或者旋转式涂布玻璃溶液。
[0017] 可选的，所述牺牲层的厚度为500美~15:00人。
[0018] 可选的，形成第一沟槽的方法为干法刻蚀。
[0019] 可选的，形成第一沟槽的干法刻蚀方法，刻蚀气体包含cf4、ch3f、ch2f2、chf3、sf6、 NF3、S02、H2、02、N2、Ar和He中一种或几种，刻蚀气体的流量为10标况毫升每分~400标况 毫升每分，偏压为50V~500V，功率为100W~600W，温度为30°C~70°C。
[0020] 可选的，所述第二层间介质层材料为介电常数2. 0~4. 0的低k值材料或介电常 数〈2. 0的超低k值材料。
[0021] 可选的，去除剩余牺牲层的方法为灰化工艺或者湿法清洗工艺。
[0022] 可选的，去除剩余牺牲层的灰化工艺，采用N2和H2的混合气体，混合气体的流量为 500标况毫升每分~3000标况毫升每分，功率为1000W~5000W，温度为50°C~400°C。
[0023] 可选的，去除剩余牺牲层的湿法清洗工艺，采用去光阻剂，质量百分比浓度为 30%~80%，温度为 50°C~70°C。
[0024] 可选的，填充满第二沟槽形成连线层的填充方法为物理气相沉积法或者电化学沉 积法。
[0025] 与现有技术相比，本发明的技术方案具有以下优点：
[0026] 本发明形成半导体结构的方法，通过在牺牲层中刻蚀形成第一沟槽，获得顶部尺 寸大于或等于底部尺寸的沟槽剖面形状，所述第一沟槽与后续形成的连线层剖面形状互 补，因此最终能够获得顶部尺寸小于或等于底部尺寸的连线层剖面形状，所述剖面形状在 增加了连线层底部面积的同时，也扩大了光刻套刻对准的工艺窗口，增加了连线层与插塞 的有效接触面积，改善了金属互连结构电阻值漂移的现象，优化了器件电学性能。
[0027] 另外，本发明中通过对牺牲层进行刻蚀形成第一沟槽，然后先以第二层间介质层 材料填充满所述第一沟槽，再去除剩余牺牲层材料以形成第二沟槽并以金属填充满所述第 二沟槽形成连线层，所述工艺过程中没有对第二层间介质层进行干法刻蚀的工艺步骤，从 而避免了干法刻蚀对第二层间介质层造成的损伤，极大改善了金属互连结构寄生电容增加 的现象。
[0028]进一步地，去除剩余牺牲层材料采用的灰化工艺或者湿法清洗工艺，其中，所述灰 化工艺采用了N2和H2的混合气体，所述湿法清洗工艺采用了去光阻剂溶液，都对第二层间 介质层材料有较高的选择比，在去除剩余牺牲层材料的同时，不会对第二层间介质层造成 损伤，从而改善金属互连结构寄生电容增加的现象。
【附图说明】
[0029] 图1至图11为本发明实施例的半导体结构形成过程的结构示意图。
【具体实施方式】
[0030]由【背景技术】可知，随着半导体特征尺寸的不断减小，金属互连结构需要在多层、复 杂的连线层中进行高性能、高密度的连接，给金属互连结构的制造工艺带来了不小的挑战， 出现了电阻值漂移以及寄生电容增加的问题，降低了器件电学性能。
[0031]对现有技术的所述金属互连结构的及其制造工艺进行研究发现：形成用以填充金 属获得连线层的沟槽时，现有干法刻蚀工艺在较小的掩模开口下容易形成侧壁较大倾斜的 沟槽剖面形貌，所述沟槽形貌会造成连线层底部尺寸严重缩小，造成连线层与插塞的有效 接触面积下降，同时相邻两层连线层及插塞的光刻套刻对准能力也随特征尺寸的减小而下 降，导致了连线层与插塞的对准偏差增大，进一步减小了连线层与插塞的有效接触面积，这 就导致了严重的电阻值漂移，降低了器件的电学性能。在研究中还发现，现有形成连线层的 方法包括有在层间介质层中形成沟槽和对所述沟槽进行金属填充这两个工艺步骤，所述形 成沟槽采用的干法刻蚀方法会对层间介质层造成损伤，在金属互连结构特征尺寸不断缩小 的情况下，严重增加了寄生电容，大大降低了器件的电学性能。
[0032]为解决上述问题，本发明提供一种半导体结构的形成方法，通过对牺牲层进行刻 蚀形成第一沟槽，然后先以第二层间介质层材料填充满所述第一沟槽，再去除剩余牺牲层 材料以形成第二沟槽并以金属填充满所述第二沟槽形成连线层，不仅能够获得顶部尺寸小 于或者等于底部尺寸的连线层剖面形状，增加了连线层与插塞有效接触面积从而改善电阻 值漂移现象，还避免了干法刻蚀工艺对第二层间介质层造成的损伤，改善金属互连结构寄 生电容增加的现象，提升了器件的电学性能