具有空气间隙的半导体器件及其制造方法
【专利说明】具有空气间隙的半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年12月18日提交的申请号为10_2014_0183484的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本发明的各种实施例涉及一种半导体器件，具体而言涉及一种具有空气间隙的半导体器件及其制造方法。
【背景技术】
[0004]在半导体器件中，电介质材料形成在导电结构之间。随着半导体器件被高度集成，导电结构之间的距离逐渐减小。这增大了寄生电容。随着寄生电容增大，半导体器件的性能退化。
[0005]为了降低寄生电容，可以使用减小电介质材料的介电常数的方法。然而，由于电介质材料具有高介电常数，因此在降低寄生电容方面存在限制。
【发明内容】
[0006]各种实施例是针对一种半导体器件及其制造方法，所述半导体器件能够降低相邻导电结构之间的寄生电容。
[0007]在实施例中，一种制造半导体器件的方法可以包括:准备衬底，其包括存储单元区和外围电路区；在存储单元区的衬底中形成掩埋字线；在外围电路区的衬底之上形成平面栅结构；在存储单元区的衬底之上形成位线结构；在平面栅结构的侧壁之上形成第一空气间隔件；以及在位线结构的侧壁之上形成第二空气间隔件。形成第一空气间隔件包括:在平面栅结构的侧壁之上形成栅极间隔件结构，其包括层叠的第一栅极间隔件、外围牺牲间隔件和第二栅极间隔件；以及选择性地去除外围牺牲间隔件来形成第一空气间隙，其中，第一空气间隔件包括层叠的第一栅极间隔件、第一空气间隙和第二栅极间隔件。所述方法还可以包括:形成遮盖第一空气间隙的第一遮盖层；以及在第一遮盖层之上形成遮盖加固层。外围牺牲间隔件包括氮化钛，以及其中，第一栅极间隔件、第二栅极间隔件、第一遮盖层和遮盖加固层中的每个包括氮化硅。形成第二空气间隔件包括:在位线结构的侧壁之上形成位线间隔件结构，其包括层叠的第一间隔件、单元牺牲间隔件、第二间隔件和第三间隔件；以及选择性地去除单元牺牲间隔件来形成第二空气间隙，第二空气间隙平行于位线结构的侧壁而延伸，其中，第二空气间隔件包括层叠的第一间隔件、第二空气间隙、第二间隔件和第三间隔件。所述方法还可以包括:形成遮盖第二空气间隙的第二遮盖层。单元牺牲间隔件包括氮化钛，以及其中，第一间隔件、第二间隔件、第三间隔件和第二遮盖层中的每个包括氮化硅。形成平面栅结构和形成位线结构是通过利用单个掩模的刻蚀工艺来同时执行的，其中，平面栅结构包括平面栅电极，其中，位线结构包括位线，以及其中，平面栅结构的平面栅电极和位线结构的位线包括相同的导电材料。形成平面栅结构和形成位线结构包括:在存储单元区和外围电路区的衬底之上形成第一层间电介质层；在存储单元区中形成穿过第一层间电介质层的位线接触孔；在位线接触孔中形成插塞图案；从外围电路区去除第一层间电介质层；在外围电路区的衬底之上形成栅极电介质层；在外围电路区的栅极电介质层之上以及存储单元区的插塞图案和第一层间电介质层之上形成导电层；刻蚀外围电路区中的导电层来形成平面栅电极；刻蚀存储单元区中的导电层来形成位线；以及刻蚀插塞图案来形成接触位线的第一插塞，其中第一插塞具有与位线基本上相同的线宽。第二空气间隔件包括:线形空气间隙，平行于位线的侧壁延伸，以及插塞型空气间隙，从线形空气间隙延伸至第一插塞的侧壁之上。
[0008]在实施例中，制造半导体器件的方法可以包括:准备衬底，其包括存储单元区和外围电路区；在外围电路区的衬底之上形成平面栅结构；利用平面栅结构作为掩模而在外围电路区的衬底中形成第一源极/漏极区；在平面栅结构的侧壁之上层叠第一栅极间隔件、第一牺牲间隔件、第二栅极间隔件和第二牺牲间隔件；去除第一牺牲间隔件来在第一栅极间隔件与第二栅极间隔件之间形成空气间隙；利用平面栅结构、第一栅极间隔件、第二栅极间隔件和第二牺牲间隔件作为掩模，在外围电路区的衬底中形成第二源极/漏极区；以及去除第二牺牲间隔件。所述方法还可以包括:形成遮盖空气间隙的第一遮盖层；在第一遮盖层之上形成遮盖加固层；在遮盖加固层之上形成层间电介质层；刻蚀层间电介质层、遮盖加固层和第一遮盖层来形成暴露第二源极/漏极区的接触孔；在接触孔中形成欧姆接触层以耦合至第二源极/漏极区；以及在接触孔中且欧姆接触层之上形成接触插塞。第一牺牲间隔件包括氮化钛，以及其中第一栅极间隔件、第二栅极间隔件、第一遮盖层和遮盖加固层包括氮化硅。层叠第一栅极间隔件、第一牺牲间隔件、第二栅极间隔件和第二牺牲间隔件包括:在平面栅结构和衬底之上形成第一间隔件层；在第一间隔件层之上形成第一牺牲间隔件层；刻蚀第一牺牲间隔件层来在平面栅结构的侧壁之上形成第一牺牲间隔件；在第一牺牲间隔件和第一间隔件层之上形成第二间隔件层；在第二间隔件层之上形成第二牺牲间隔件层；形成覆盖存储单元区并且开放外围电路区的掩模图案；以及利用掩模图案作为刻蚀掩模来回刻蚀第二牺牲间隔件层、第二间隔件层和第一间隔件层，以去除平面栅结构和衬底上表面之上的第一间隔件层、第二间隔件层和第二牺牲间隔件层，以及保持平面栅结构的侧壁之上的第二牺牲间隔件、第二栅极间隔件和第一栅极间隔件。形成空气间隙和形成第二源极/漏极区是在存储单元区被掩模图案保护的同时执行的。所述方法还可以包括:在存储单元区的衬底之上形成位线结构，其中通过利用单个掩模的刻蚀工艺同时形成平面栅结构和位线结构，其中平面栅结构包括平面栅电极，其中位线结构包括位线，以及其中平面栅结构的平面栅电极和位线结构的位线包括相同的导电材料。形成平面栅结构和形成位线结构包括:在存储单元区和外围电路区的衬底之上形成单元层间电介质层；在存储单元区中形成穿过单元层间电介质层的位线接触孔；在位线接触孔中形成插塞图案；从外围电路区去除单元层间电介质层；在外围电路区的衬底之上形成栅极电介质层；在外围电路区的栅极电介质层之上以及插塞图案和保留在存储单元区中的单元层间电介质层之上形成导电层；刻蚀导电层来在外围电路区中形成平面栅电极以及在存储单元区中形成位线；以及刻蚀插塞图案来形成第一插塞，其中第一插塞接触位线并且具有与位线相同的线宽。所述方法还可以包括:形成从位线的侧壁延伸至第一插塞的侧壁之上的位线空气间隔件，其中位线空气间隔件包括线形空气间隙和插塞型空气间隙，其中线形空气间隙在位线的侧壁之上延伸，以及其中插塞型空气间隙从线形空气间隙延伸至第一插塞的侧壁之上。形成位线空气间隔件包括:在位线结构的侧壁之上形成位线间隔件结构，其中位线间隔件结构包括单元牺牲间隔件，其从位线的侧壁延伸至第一插塞的侧壁之上；在位线间隔件结构之上形成第二插塞，其中第二插塞包括提供在位线侧壁之上的第一部分以及从第一部分延伸并且提供在第一插塞侧壁之上的第二部分，其中单元牺牲间隔件从第二插塞的第一部分与位线侧壁之间延伸至第二插塞的第二部分与第一插塞侧壁之间；以及去除单元牺牲间隔件来形成线形空气间隙和插塞型空气间隙。位线间隔件结构包括层叠的第一氮化硅层、单元牺牲间隔件和第二氮化硅层，以及其中单元牺牲间隔件包括氮化钛层，其中氮化钛层被提供在第一氮化硅层与第二氮化硅层之间。
[0009]在一实施例中，半导体器件可以包括:衬底，其包括存储单元区和外围电路区；掩埋字线，其形成在存储单元区的衬底中；位线结构，形成在存储单元区中并且包括第一插塞和位线，其中第一插塞电耦合至存储单元区中的第一杂质区，其中位线被提供在第一插塞之上；平面栅结构，形成在外围电路区的衬底之上；栅极空气间隔件，包括第一空气间隙并且位于平面栅结构的侧壁之上；第二插塞，电耦合至存储单元区的第二杂质区并且包括第一部分和第二部分，其中第一部分被提供在第一插塞的侧壁之上，其中第二部分从第一部分延伸并且被提供在位线的侧壁之上；以及位线空气间隔件，包括第二空气间隙并且位于位线结构与第二插塞之间。半导体器件还可以包括:遮盖第一空气间隙的第一遮盖层；以及覆盖第一遮盖层的遮盖加固层。第二空气间隙包括线形空气间隙和插塞型空气间隙，其中线形空气间隙平行于位线的侧壁而延伸，以及其中插塞型空气间隙从线形空气间隙延伸至第一插塞的侧壁之上。半导体器件还可以包括:遮盖线形空气间隙的第二遮盖层。半导体器件还可以包括:第二插塞之上的欧姆接触层；欧姆接触层之上的第三插塞以及第三插塞之上的存储元件。
【附图说明】
[0010]图1是示出根据实施例的半导体器件的平面图。
[0011]图2A是示出图1的半导体器件的剖面图。
[0012]图2B是示出位线空气间隔件(BAS)的详细剖面图。
[0013]图2C是示出空气插塞(AP)的详细剖面图。
[0014]图2D是示出栅极空气间隔件(GAS)的详细剖面图。
[0015]图3A至图30是描述制造根据实施例的半导体器件方法的示例的剖面图。
[0016]图4A至图4K是描述制造根据实施例的位线空气间隔件的方法的示例的剖面图。
[0017]图5是示出根据另一实施例的半导体器件的剖面图。
【具体实施方式】
[0018]以下将参照附图来详细描述各种实施例。然而，本发明可以以不同形式实现并且不应当解释为受本文所阐述的实施例的限制。更确切地说，提供这些实施例使得本公开将是彻底和完整的，并且将本发明的范围完全地传达给本领域技术人员。贯穿本公开，相同的附图标记指代本发明的各种附图和实施例中的相同部分。
[0019]附图不一定成比例并且在某些示例中，比例可以被放大以清楚地示出实施例的特征。当第一层被称为在第二层“上”或衬底“上”，不仅是指第一层直接形成在第二层上或衬底上的情况，还指第三层存在于第一层与第二层或衬底之间的情况。
[0020]图1是示出根据实施例的半导体器件的平面图。
[0021]图2A是示出图1的半导体器件的剖面图。图2A是沿图1的线△^’、线8_8’和线C-C’截取的剖面图。图2B是示出位线空气间隔件(BAS)的详细剖面图。图2C是示出空气插塞(AP)的详细剖面图。图2D是示出栅极空气间隔件(GAS)的详细剖面图。
[0022]半导体器件100可以包括存储单元区110和外围电路区120。多个存储单元可以形成在存储单元区110。每个存储单元可以包括掩埋字线207、位线219和存储元件239。构成外围电路的外围晶体管可以形成在外围电路区120中。外围晶体管可以包括平面栅电极 214。
[0023]以下将详细描述半导体器件100。隔离层203形成在衬底201中。隔离层203形成在第一沟槽202中。第一沟槽202可以被称为“隔离沟槽”。多个有源区204和204P由隔离层203形成。多个第一有源区204可以由存储单元区110中的隔离层203限定。同样，第二有源区204P可以由外围电路区120中的隔离层203限定。所述多个第一有源区204可以具有被隔离层203隔离的形状。隔离层203可以包括氮化硅、氧化硅或它们的组合。
[0024]第二沟槽205形成为与第一有源区204和隔离层203交叉。第一栅极电介质层206形成在第二沟槽205的表面上。部分填充第二沟槽205的掩埋字线207形成在第一栅极电介质层206上。密封层208形成在掩埋字线207上。密封层208可以具有与衬底201表面相同的高度。掩埋字线207可以是高度水平低于衬底201表面。
[0025]第一杂质区209和第二杂质区210可以形成在第一有源区204中。通过第二沟槽205第一杂质区209和第二杂质区210可以彼此分离。第一杂质区209和第二杂质区210可以被称为源极区和漏极区。掩埋字线207、第一杂质区209和第二杂质区210可以成为掩埋栅型晶体管。掩埋栅型晶体管可以被称为单元晶体管。掩埋栅型晶体管可以采用掩埋字线207来改善因为短沟道效应导致的问题。第一杂质区209和第二杂质区210可以掺杂N型杂质或P型杂质。第一杂质区209的顶表面可以低于第二杂质区210的顶表面。例如，第一杂质区209具有凹面。
[0026]第三杂质区211和第四杂质区212可以形成在第二有源区20