半导体结构的形成方法
【技术领域】
[0001] 本发明涉及半导体领域，尤其涉及一种半导体结构的形成方法。
【背景技术】
[0002] 随着集成电路高密度的发展趋势，构成电路的器件更紧密地放置在芯片中以适应 芯片的可用空间。相应地，半导体衬底单位面积上有源器件的密度不断增加，因此器件之间 的有效绝缘隔离变得更加重要。
[0003] 浅沟槽隔离（Shallow Trench Isolation，STI)技术具有良好的隔离效果（例如： 工艺隔离效果和电性隔离效果），浅沟槽隔离技术还具有减少占用晶圆表面的面积、增加器 件的集成度等优点。因此，随着集成电路尺寸的减小，器件之间的隔离现主要采用浅沟槽隔 离结构。
[0004] 但是，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降低。
【发明内容】
[0005] 本发明解决的问题是提供一种半导体结构的形成方法，优化半导体器件的电学性 能。
[0006] 为解决上述问题，本发明提供一种半导体结构的形成方法，包括如下步骤:提供衬 底，所述衬底包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域;在 所述衬底上形成分立的浮栅层以及位于所述浮栅层表面的硬掩膜；以所述硬掩膜为掩膜， 采用第一刻蚀工艺，刻蚀所述浮栅层露出的衬底，在所述衬底内形成沟槽，所述沟槽包括位 于第一区域衬底内的第一沟槽以及位于所述第二区域衬底内的第二初始沟槽，所述第一沟 槽和第二初始沟槽具有第一深度;在所述第一沟槽内形成图形层；以所述图形层为掩膜，采 用第二刻蚀工艺，刻蚀所述第二初始沟槽，形成第二沟槽，所述第二沟槽具有第二深度，所 述第二深度大于所述第一深度;在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内 形成第二隔离结构。
[0007] 可选的，所述硬掩膜包括氮化硅层以及位于所述氮化硅层表面的氧化硅层。
[0008] 可选的，形成所述分立的浮栅层，位于所述浮栅层表面的硬掩膜的步骤包括:在所 述衬底表面形成浮栅膜;在所述浮栅膜表面形成初始硬掩膜;在所述初始硬掩膜表面形成 光刻胶层；以所述光刻胶层为掩膜，依次图形化所述初始硬掩膜和浮栅膜，在所述衬底表面 形成浮栅层，在所述浮栅层表面形成硬掩膜;去除所述光刻胶层。
[0009] 可选的，所述第一深度为2000A至2400A。
[0010]可选的，所述第一沟槽的宽度为900A至1100人。
[0011] 可选的，所述第一刻蚀工艺为等离子体干法刻蚀工艺;所述等离子体干法刻蚀工 艺的工艺参数包括:刻蚀气体为HBr、Cl2和CF4，刻蚀时间为64s至68s。
[0012] 可选的，所述第二沟槽的第二深度为2600A至3000A。
[0013] 可选的，所述第二刻蚀工艺为等离子体干法刻蚀工艺;所述等离子体干法刻蚀工 艺的工艺参数包括:刻蚀气体为HBr、C12和CF4，刻蚀时间为64s至68s。
[0014] 可选的，所述第一隔离结构和第二隔离结构的材料为氧化硅。
[0015] 可选的，所述第一隔离结构和第二隔离结构的材料为氧化硅。
[0016] 与现有技术相比，本发明的技术方案具有以下优点：
[0017] 本发明先在第一区域衬底内的第一沟槽，在第二区域衬底内的第二初始沟槽，所 述第一沟槽具有第一深度，再遮挡住所述第一沟槽，刻蚀所述第二初始沟槽，形成第二沟 槽，所述第二沟槽具有第二深度且所述第二深度大于所述第一深度。在不影响所述第二沟 槽深度的同时，获得深度较小的第一沟槽以降低所述第一沟槽的深宽比，避免第一隔离结 构在形成过程中产生空隙，从而提高所述第一隔离结构的形成质量，进而提高半导体器件 的电学性能。
[0018] 可选方案中，深度较小的第一沟槽对半导体器件电学性能的影响较小，具有工艺 兼容性。
【附图说明】
[0019] 图1和图2是现有技术半导体结构的形成方法一实施例对应的结构示意图；
[0020] 图3至图7是本发明半导体结构的形成方法一实施例对应的结构示意图。
【具体实施方式】
[0021] 由【背景技术】可知，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的 降低。分析其原因在于：
[0022] 如图1所示，现有快闪存储器的衬底100包括核心区I和外围区n，核心区I用于形 成特征尺寸较小的器件，外围区n用于形成特征尺寸较大的器件。其中，核心区I相邻器件 的浮栅层lio之间的距离较小，而外围区n相邻器件的浮栅层lio之间的距离较大，也就是 说，核心区I相邻两浮栅层110之间的浅沟槽121的线宽L1，小于外围区n相邻两浮栅层110 之间的浅沟槽122的线宽L2。但现有技术核心区I的浅沟槽121与外围区II的浅沟槽122具有 相同深度H，因此，所述核心区I浅沟槽121的深宽比（即浅沟槽121的深度H与线宽L1的比值） 较大。
[0023] 如图2所示，由于所述核心区I浅沟槽121(如图1所示）的深宽比较大，当向所述核 心区I浅沟槽121和外围区II浅沟槽122(如图1所示）内填充隔离材料时，所述核心区I浅沟 槽121内还未填满所述隔离材料，所述核心区I浅沟槽121顶部的隔离材料已经闭合，导致所 述核心区I浅沟槽121内的隔离材料具有空隙140,后续对隔离材料进行研磨形成核心区隔 离结构时后，所述空隙140依旧存在于所述核心区I隔离结构中，或者，经过研磨工艺后所述 空隙140被暴露而在所述核心区I隔离结构表面形成凹陷，从而影响所述核心区I隔离结构 的隔离效果，进而容易引起半导体器件的电学性能的降低的问题。
[0024] 为了解决所述技术问题，本发明提供一种闪存结构的制造方法，包括:提供衬底， 所述衬底包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域;在所述 衬底上形成分立的浮栅层以及位于所述浮栅层表面的硬掩膜；以所述硬掩膜为掩膜，采用 第一刻蚀工艺，刻蚀所述浮栅层露出的衬底，在所述衬底内形成沟槽，所述沟槽包括位于第 一区域衬底内的第一沟槽以及位于所述第二区域衬底内的第二初始沟槽，所述第一沟槽和 第二初始沟槽具有第一深度;在所述第一沟槽内形成图形层；以所述图形层为掩膜，采用第 二刻蚀工艺，刻蚀所述第二初始沟槽，形成第二沟槽，所述第二沟槽具有第二深度，所述第 二深度大于所述第一深度;在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成 第二隔离结构。
[0025]本发明先在第一区域衬底内的第一沟槽，在第二区域衬底内的第二初始沟槽，所 述第一沟槽具有第一深度，再遮挡住所述第一沟槽，刻蚀所述第二初始沟槽，形成第二沟 槽，所述第二沟槽具有第二深度且所述第二深度大于所述第一深度。在不影响所述第二沟 槽深度的同时，获得深度较小的第一沟槽以降低所述第一沟槽的深宽比，避免第一隔离结 构在形成过程中产生空隙，从而提高所述第一隔离结构的形成质量，进而提高半导体器件 的电学性能。
[0026]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0027]图3至图7是本发明半导体结构的形成方法一实施例对应的结构示意图。
[0028]参考图3,提供衬底200,所述衬底200包括用于形成核心存储电路的第一区域I和 用于形成外围电路的第二区域n。
[0029]本实施例中，所述衬底200用于形成快闪存储器，所述第一区域I为核心区，用于形 成核心存储电路，所述第二区域n为外围区，用于形成外围电路。
[0030] 所述衬底200的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底200 还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底200为硅衬底。
[0031] 继续参考图3,在所述衬底200上形成分立的浮栅层210以及位于所述浮栅层210表 面的硬掩膜。
[0032] 本实施例中，所述硬掩膜包括氮化硅层220以及位于所述氮化硅层220表面的氧化 硅层230。
[0033] 所述氮化硅层220用于在后续进行平坦化工艺时起到停止层的作用，所述氮化硅 层220还能够起到保护所述浮栅层210顶部的作用;所述氧化硅层230作为后续形成沟槽的 刻蚀掩膜层。
[0034] 本实施例中，所述浮栅层210的材料为多晶硅。
[0035] 具体地，形成所述分立的浮栅层210以及位于所述浮栅层210表面的硬掩膜的步骤 包括:在所述衬底200表面形成浮栅膜;在所述浮栅膜表面形成初始硬掩膜;在所述初始硬 掩膜表面形成光刻胶层（图未示）；以所述光刻胶层为掩膜，依次图形化所述初始硬掩膜和 浮栅膜，在所述衬底200表面形成浮栅层210，在所述浮栅层210表面形成硬掩膜，并在所述 第一区域I形成贯穿所述氧化硅层230、氮化硅层220和浮栅层210且暴露出所述衬底200表 面的第一开口 241，在所述第二区域II形成贯穿所述氧化硅层230、氮化硅层220和浮栅层 210且暴露出所述衬底200表面的第二开口 242，所述第一开口 241具有第一线宽Ml，所述第 二开口 242具有第二线宽M2;去除所述光刻胶层。
[0036] 需要说明的是，所述第一区域I为核心区，用于形成特征尺寸较小的器件，所述第 二区域II为外围区，用于形成特征尺寸较大的器件，因此，所述第一区域I相邻浮栅层210之 间的距离较小，而外围区n相邻浮栅层210之间的距离较大，也就是说，所述第一线宽Ml小 于所述第二线宽M2。
[0037] 在另一实施例中，所述硬掩膜为氮化硅层，形成所述分立的浮栅层，以及位于所述 浮栅层表面的硬掩膜的步骤还可以包括:在所述衬底表面形成浮栅膜，在所述浮栅膜表面 形成初始硬掩膜;在所述初始硬掩膜表面形成光刻胶层；以所