半导体装置的制造方法
【专利摘要】本发明公开能够抑制终端区的绝缘层劣化的情况的技术。半导体装置(100)具有形成有元件区(110)和包围元件区(110)的终端区(120)的半导体基板(10)。元件区(110)具有栅极沟槽(20)、覆盖栅极沟槽(20)的内表面的栅极绝缘膜(22)、被配置于栅极绝缘膜(22)的内侧的栅电极(24)。终端区(120)具有被形成于元件区(110)的周围的多个终端沟槽(30a～30j)和被配置于多个终端沟槽(30a～30j)各自的内侧的埋入绝缘层(32b～32e)。埋入绝缘层(32b)也被形成于半导体基板(10)的上表面上。在半导体基板(10)的上表面上形成有层间绝缘膜(40)。栅极配线(44)被形成于埋入绝缘层(32b)的上方，而未被形成于埋入绝缘层(32c～32e)的上方。
【专利说明】
半导体装置
技术领域
[0001 ] 本申请为2013年12月25日申请的日本专利申请特愿2013-267786的关联申请，并要求基于该日本专利申请的优先权，且将该日本专利申请所记载的全部内容作为构成本说明书的内容而进行援用。
[0002]本说明书公开的技术涉及一种半导体装置。
【背景技术】
[0003]在日本专利第4735235号公报(以下，称为专利文献I)中，公开了一种具有半导体基板的半导体装置，在所述半导体基板中形成有元件区和被配置于元件区的外侧的终端区。元件区具有栅极沟槽、覆盖栅极沟槽的内表面的栅极绝缘膜、被设置于栅极绝缘膜的内侧的栅电极。终端区具有终端沟槽和终端绝缘层，所述终端绝缘层填充终端沟槽的内部，并且覆盖半导体基板的上表面。在终端绝缘层的上表面上，配置有与栅电极电连接的栅极配线。
【发明内容】
[0004]发明所要解决的课题
[0005]终端绝缘层通过使绝缘材料堆积之后实施热处理从而被形成。如专利文献I的技术那样，当使终端绝缘层均匀地堆积在终端区的半导体基板的上表面整个区域上时，在此后的热处理温度较高的情况下，绝缘材料收缩，从而容易产生劣化。
[0006]在本说明书中，公开了一种能够抑制终端区的绝缘层劣化的情况的半导体装置及其制造方法。
[0007]用于解决课题的方法
[0008]本说明书公开的一种半导体装置具有半导体基板，所述半导体基板中形成有元件区和包围元件区的终端区。元件区具有:栅极沟槽;栅极绝缘膜，其覆盖栅极沟槽的内表面；栅电极，其被配置于栅极绝缘膜的内侧。终端区具有:多个终端沟槽，其被形成于元件区的周围；沟槽内绝缘层，其被配置于多个终端沟槽各自的内侧;上表面绝缘层，其被配置于终端区内的半导体基板的上表面上。上表面绝缘层具有第一部分和第二部分，所述第二部分与第一部分相比厚度较薄，并被配置于与第一部分相比从元件区分离的位置处。栅极配线被配置于第一部分的上表面上，而未被配置于第二部分的上表面上。
[0009]在上述的半导体装置中，上表面绝缘层具有第一部分和第二部分，所述第二部分与第一部分相比厚度较薄，并被配置于与第一部分相比从元件区分离的位置处。栅极配线被配置于第一部分的上表面上，而未被配置于第二部分的上表面上。即，通过将未配置有栅极配线的第二部分形成为与第一部分相比较薄，从而与在终端区的整个区域内形成具有均匀的厚度的上表面绝缘层的情况相比，能够减少上表面绝缘层所使用的绝缘材料的总量。通过减少绝缘材料的总量，从而能够将制造半导体装置的过程中的绝缘材料的收缩量抑制为较小。由此，防止了在半导体装置的制造过程中于绝缘材料中产生过大的应力的情况。因此，能够抑制绝缘层劣化的情况。
[0010]上表面绝缘层可以具有第一层和第二层，所述第二层与第一层相比，磷和硼的每单位体积的含量较多，并被配置于第一层的上表面上。第一区域内的上表面绝缘层可以具有第一层和第二层。与第一区域相比从元件区分离的位置处的第二区域内的上表面绝缘层可以具有第二层和与第一区域内的第一层相比较薄的第一层，或者，具有第二层而不具有第一层。栅极配线可以被配置于第一区域内的上表面绝缘层的上表面上，而未被配置于第二区域内的上表面绝缘层的上表面上。
[0011]根据该结构，能够将配置有栅极配线的第一区域内的第一层形成为较厚。因此，能够适当地形成与第二区域相比较厚的第一区域。
[0012]本说明书公开的一种半导体装置的制造方法包括:在具有多个沟槽的半导体基板的各沟槽内和半导体基板的上表面上形成绝缘层的工序;对在形成有多个沟槽中的一部分沟槽的区域内的半导体基板的上表面上所形成的绝缘层进行蚀刻的工序;在未进行蚀刻的绝缘层的上表面上，以相对于进行了蚀刻的区域而成为非接触的方式，形成栅极配线的工序。
[0013]根据上述的制造方法，能够形成一种在未进行蚀刻的区域形成较厚的绝缘层，并在该绝缘层的上表面上配置有栅极配线的半导体装置。即，通过将未配置有栅极配线的区域的绝缘层形成为较薄，从而能够减少形成绝缘层的绝缘材料的总量。通过减少绝缘材料的总量，从而能够将半导体装置的制造过程中的绝缘层的收缩量抑制为较小。由此，通过防止在半导体装置的制造过程中由于绝缘材料的收缩而产生过大的应力的情况，从而能够防止绝缘层劣化的情况。
[0014]本说明书公开的另一种半导体装置具有半导体基板，所述半导体基板中形成有元件区和包围元件区的终端区。元件区具有:栅极沟槽;栅极绝缘膜，其覆盖栅极沟槽的内表面;栅电极，其被配置于栅极绝缘膜的内侧。终端区具有:多个终端沟槽，其被形成于元件区的周围；绝缘层，其被形成于多个终端沟槽各自的内侧以及半导体基板的上表面上。绝缘层具有:第一层;第二层，其与第一层相比，磷和硼的每单位体积的含量较多，并被配置于第一层的上表面上。在第一层的上表面上形成有多个凹部。各凹部沿着相邻的终端沟槽之间的隔壁而延伸设置。相邻的凹部的间隔长于相邻的终端沟槽的间隔。在各凹部内填充有第二层。在绝缘层的上表面上配置有栅极配线。
[0015]在上述的半导体装置中，在第一层上形成有凹部。由于在凹部中第一层的厚度较薄，因此，在第一层中不易产生应力。因此，即使因第一层收缩等而在第一层中产生应力，也由于通过凹部而使应力得到缓和，因此，防止了在第一层中产生过大的应力的情况，从而能够抑制绝缘层劣化的情况。
[0016]第一层可以具有第一绝缘层和第二绝缘层，所述第一绝缘层覆盖多个终端沟槽各自的内表面，所述第二绝缘层被填充于由第一绝缘层所覆盖的多个终端沟槽的内侧。第一绝缘层的折射率可以大于第二绝缘层的折射率。
[0017]在上述的半导体装置中，第一绝缘层的折射率大于第二绝缘层的折射率。第一绝缘层在半导体装置的制造过程中不易收缩。第二绝缘层在半导体装置的制造过程中容易收缩。通过第一绝缘层和第二绝缘层被配置于终端沟槽内，从而防止了在半导体装置的制造过程中在绝缘材料中产生过大的应力的情况。因此，在该半导体装置的制造过程中，能够防止终端沟槽内的绝缘层劣化的情况。另外，虽然第一绝缘层在半导体装置的制造过程中埋入性不太好，但是，由于第一绝缘层以覆盖终端沟槽的内表面的方式而形成，因此，在第一绝缘层的形成时，绝缘材料的埋入性不会成为问题。此后，当在第一绝缘层的表面上形成第二绝缘层时，由于绝缘材料的埋入性较好，因此，能够理想地形成第二绝缘层。因此，在该半导体装置的制造过程中，在终端沟槽内的绝缘层中不易产生空隙。
[0018]可以在与凹部相对应的隔壁上层叠有第一绝缘层和第二层，而未层叠有第二绝缘层。可以在不与凹部相对应的隔壁上层叠有第一绝缘层、第二绝缘层和第二层。
[0019]通过该结构，由于在半导体装置的制造过程中容易收缩的第二绝缘层在凹部中不连续，因此，能够缓和在第二绝缘层中产生的应力。由此，能够更加适当地抑制绝缘层的劣化。
[0020]第一层可以具有第三绝缘层，所述第三绝缘层被形成于第二绝缘层的上表面上。第三绝缘层的折射率可以大于第二绝缘层的折射率。
[0021]折射率较大的第三绝缘层在半导体装置的制造过程中不易收缩。根据该结构，能够抑制半导体基板的上表面上的第一层(即，第一绝缘层、第二绝缘层以及第三绝缘层)劣化的情况。另外，由于能够在半导体基板的上表面上形成较厚的第一层，因此，还能够使半导体装置高耐压化。
【附图说明】
[0022]图1为第一实施例以及第二实施例的半导体装置的俯视图。
[0023]图2为第一实施例的半导体装置的Π-Π剖视图。
[0024]图3为第一实施例的半导体装置的m-m剖视图。
[0025]图4为模式化地表示第一实施例的半导体装置的制造方法的剖视图(I)。
[0026]图5为模式化地表示第一实施例的半导体装置的制造方法的剖视图(2)。
[0027]图6为模式化地表示第一实施例的半导体装置的制造方法的剖视图(3)。
[0028]图7为模式化地表示第一实施例的半导体装置的制造方法的剖视图(4)。
[0029]图8为模式化地表示第一实施例的半导体装置的制造方法的剖视图(5)。
[0030]图9为第二实施例的半导体装置的Π-Π剖视图。
[0031]图?ο为第二实施例的半导体装置的m-m剖视图。
[0032]图11为模式化地表示第二实施例的半导体装置的制造方法的剖视图(I)。
[0033]图12为模式化地表示第二实施例的半导体装置的制造方法的剖视图(2)。
[0034]图13为模式化地表示第二实施例的半导体装置的制造方法的剖视图(3)。
[0035]图14为模式化地表示第二实施例的半导体装置的制造方法的剖视图(4)。
[0036]图15为模式化地表示第二实施例的半导体装置的制造方法的剖视图(5)。
[0037]图16为模式化地表示第二实施例的半导体装置的制造方法的剖视图(6)。
[0038]图17为模式化地表示第二实施例的半导体装置的制造方法的剖视图(7)。
【具体实施方式】
[0039](第一实施例)
[0040](半导体装置100的结构)
[0041]如图1所示，本实施例的半导体装置100在半导体基板10中具有流通电流的元件区110和包围该元件区110的终端区120。本实施例的半导体装置100为功率M0SFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)。
[0042]如图1所示，在元件区110中平行地形成有多条栅极沟槽20。在终端区120中形成有包围元件区110的外侧的多条终端沟槽30。各终端沟槽30绕元件区110的外侧一周。并且，在图1中，为了便于理解，省略了在半导体基板10的上表面上所形成的各种绝缘层、电极、配线等的图不。
[0043]参照图2、图3，对元件区110内以及终端区120内的结构进行说明。如图2所示，在元件区110的半导体基板10中形成有η型的漂移区12。另外，如图3所示，在半导体基板10的面向表面的范围内形成有η+型的源极区11。另外，在源极区11的下方且在漂移区12的上方形成有P型的体区13。在半导体基板10的面向背面的范围内形成有η+型的漏极区14。源极区11的上表面与源极电极15欧姆接触。漏极区14的下表面与漏极电极18欧姆接触。
[0044]另外，如上所述，在元件区110内的半导体基板10的表面上形成有多个栅极沟槽20。在栅极沟槽20的下端部处形成有P型的浮置区26。在栅极沟槽20的内侧的下部处形成有埋入绝缘层32a。在埋入绝缘层32a的上方以及栅极沟槽20的内侧面上形成有栅极绝缘膜22。在栅极绝缘膜22的内侧形成有被填充于栅极沟槽20内的栅电极24。在栅电极24的上表面上形成有层间绝缘膜40。通过层间绝缘膜40，栅电极24与源极电极15电绝缘。层间绝缘膜40中的每单位体积的磷和硼的含量多于埋入绝缘层32中的每单位体积的磷和硼的含量。
[0045]如图2所示，在终端区120的半导体基板10中也形成有η型的漂移区12以及n+型的漏极区14。终端区120内的漂移区12以及漏极区14与元件区110内的漂移区12以及漏极区14连续。在终端区120中，漏极区14的下表面也与漏极电极18欧姆接触。
[0046]在终端区120内的半导体基板10的表面上形成有多个终端沟槽30a?30j。各终端沟槽30a?30j以与元件区110内的栅极沟槽20大致相同的深度被形成。在各终端沟槽30a?30j的下端部处形成有P型的浮置区36。在本说明书中，有时将图2所示的多个终端沟槽30a?30 j统称为“终端沟槽30”。
[0047]在多个终端沟槽30a?30j中的靠近元件区110的终端沟槽30a?30g的内侧，形成有埋入绝缘层32b。埋入绝缘层32b还被层叠于终端区120内的半导体基板10的上表面上。终端区120内的埋入绝缘层32b为，具有与元件区110内的埋入绝缘层32a同样的特性的绝缘层。
[0048]在多个终端沟槽30a?30j中的终端沟槽30h、301、30 j各自的内侧，形成有埋入绝缘层32(:、32(1、326，终端沟槽3011、30丨、30」被设置于与终端沟槽30&?3(^相比从元件区110分离的位置处。埋入绝缘层32c、32d、32e未被形成于半导体基板10的上表面上。埋入绝缘层32c、32d、32e的上表面位于终端沟槽30h、301、30 j内。即，埋入绝缘层32c、32d、32e相互不连续。另外，埋入绝缘层32c与埋入绝缘层32b也不连续。并且，埋入绝缘层32c、32d、32e也为具有与元件区110内的埋入绝缘层32a同样的特性的绝缘层。
[0049]在埋入绝缘层32b、32c、32d、32e的上表面上形成有栅极绝缘膜22。终端区120的栅极绝缘膜22与元件区110的栅极绝缘膜22连续。栅极绝缘膜22还被形成于终端沟槽30g与终端沟槽30h之间的隔壁的上表面上、终端沟槽30h与终端沟槽30i之间的隔壁的上表面上以及终端沟槽30i与终端沟槽30j之间的隔壁的上表面上。
[0050]被形成于元件区110内的栅电极24的一部分延伸至终端区120的栅极绝缘膜22中的、被形成于埋入绝缘层32b的上表面上的部分的上表面上。在该栅电极24的上表面以及未形成有栅电极24的范围内的栅极绝缘膜22的上表面上，形成有层间绝缘膜40 ο终端区120的层间绝缘膜40与元件区110的层间绝缘膜40连续。在终端区120的层间绝缘膜40中的被形成于栅电极24的上表面上的部分上，形成有接触孔42。在终端区120的层间绝缘膜40的上表面上，形成有栅极配线44。栅极配线44穿过接触孔42而与栅电极24电连接。
[0051]在本实施例的半导体装置100中，栅极配线44被形成于埋入绝缘层32b的上方，而未被形成于埋入绝缘层32c、32d、32e的上方。换言之，在本实施例的半导体装置100中，栅极配线44被形成于，在半导体基板10的上表面上形成有埋入绝缘层32b和层间绝缘膜40的部分(即，形成有较厚的绝缘层的部分)的上表面上，而未被形成于，在半导体基板10的上表面上仅形成有层间绝缘膜40的部分(S卩，形成有较薄的绝缘层的部分。终端沟槽30h?30j的上方)上。
[0052](制造方法)
[0053]接下来，对本实施例的半导体装置100的制造方法进行说明。首先，如图4所示，准备形成有多个栅极沟槽20和多个终端沟槽30a?30 j的半导体基板10。在本实施例中，半导体基板10由SiC形成。并且，在图4中，栅极沟槽20仅图示了一条。在图4的时间点，在各栅极沟槽20的下端部处形成有浮置区26。另外，在各终端沟槽30a?30j的下端部处形成有浮置区36。另外，在该时间点，在半导体基板10中形成有漂移区12、体区13以及源极区11。
[0054]接下来，如图5所示，在各栅极沟槽20的内表面、各终端沟槽30a?30j以及半导体基板10的上表面(S卩，栅极沟槽20与终端沟槽30a之间的隔壁28的上表面以及各终端沟槽30间的隔壁的上表面)上，堆积埋入绝缘层32 ο埋入绝缘层32对各沟槽进行填充，并且还被层叠于半导体基板10的上表面上。埋入绝缘层32通过实施以TE0S(Tetra Ethyl OrthoSilicate，正娃酸乙脂)为原料的CVD(Chemical Vapor Deposit1n，化学气相沉积)而被形成。
[0055]接下来，如图6所示，通过蚀刻，对栅极沟槽20内的埋入绝缘层32的一部分进行去除。与此同时，还对栅极沟槽20与终端沟槽30a之间的隔壁的上表面上的埋入绝缘层32的一部分进行去除。而且，还对终端沟槽30h、301、30j的上方的埋入绝缘层32进行去除。蚀刻是通过在终端沟槽30a?30g的上方形成保护膜的基础上实施干蚀刻而进行的。通过该蚀刻，图5中所形成的埋入绝缘层32被分割为多个部分。即，在栅极沟槽20内，在下部附近残存有一部分埋入绝缘层32a。另外，在终端沟槽30a?30g的内侧以及终端沟槽30a?30g的上方，形成有埋入绝缘层32b。另外，在终端沟槽30h、301、30j各自的内侧，形成有埋入绝缘层32c、32d、32e。埋入绝缘层32c、32d、32e未被形成于半导体基板10的上表面上，埋入绝缘层32c、32d、32e的上表面位于终端沟槽30h、301、30j内。即，埋入绝缘层32c、32d、32e相互不连续。另外，埋入绝缘层32c与埋入绝缘层32b也不连续。
[0056]接下来，对半导体基板10实施热氧化处理。由此，通过CVD而被形成的埋入绝缘层32a?32e致密化且稳定化。在热处理中，各埋入绝缘层收缩。如上所述，多个终端沟槽30a?30 j的内侧以及上方的埋入绝缘层32b?32e相互不连续。因此，各埋入绝缘层32b?32e的绝缘材料的总量较少，从而能够将热处理时的收缩量抑制为较小。因此，抑制了在各埋入绝缘层中产生较高的应力的情况。其结果为，能够抑制埋入绝缘层32b?32e劣化的情况，具体而言，例如，能够抑制产生裂纹的情况。另外，该热氧化处理兼作在栅极沟槽20的内壁面上形成牺牲氧化膜的处理。因此，通过该热氧化处理，在栅极沟槽20的内壁面上形成有牺牲氧化膜。然后，通过湿蚀刻来去除被形成于栅极沟槽20的内壁面上的氧化膜。由此，去除了通过干蚀刻而形成的损伤层。
[0057]接下来，如图7所示，通过CVD等而形成栅极绝缘膜22。
[0058]接下来，如图8所示，在通过蚀刻所确保的沟槽栅极20内的空间中堆积多晶硅，从而在沟槽栅极20内形成栅电极24。此时，栅电极24的一部分延伸至被形成于终端沟槽30a?30d的上方的栅极绝缘膜22的上表面上。
[0059]此后，在半导体基板10的上表面上形成层间绝缘膜40(参照图2)。层间绝缘膜40通过利用CVD来堆积BPSG(Boron Phosphorus Silicon Glass，硼磷娃玻璃)而被形成。如上所述，通过BPSG而被形成的层间绝缘膜40中的每单位体积的磷和硼的含量多于，作为TEOS膜的埋入绝缘层32a?32e中的每单位体积的磷和硼的含量。其结果为，在栅电极24的上表面以及未形成有栅电极24的范围内的栅极绝缘膜22的上表面上，形成有层间绝缘膜40。
[0060]此后，在层间绝缘膜40中的被形成于栅电极24的上表面上的部分处，形成接触孔42(参照图2)。接下来，在层间绝缘膜40的上表面上形成金属制的栅极配线44。栅极配线44穿过接触孔42而与栅电极24电连接。由此，在埋入绝缘层32b的上方，形成有栅极配线44。在埋入绝缘层32c、32d、32e的上方未形成有栅极配线44。换言之，在未进行蚀刻的区域(S卩，形成有终端沟槽30a?30g的区域)的埋入绝缘层32b的上方，以与进行了蚀刻的区域(S卩，形成有终端沟槽30h、301、30 j的区域)而成为非接触的方式，形成有栅极配线44。
[0061]而且，此后，在半导体基板10的背面形成漏极区14。漏极区14通过在将杂质注入半导体基板10的背面之后，实施激光退火而被形成。接下来，在半导体基板10的背面整个面上形成漏极电极18。漏极电极18例如通过溅射法而形成。
[0062]通过实施以上的各工序，从而完成图2的半导体装置100。
[0063]在本实施例的半导体装置100中，多个终端沟槽30a?30j的内侧以及上方的埋入绝缘层32b?32e相互不连续。由于埋入绝缘层32b?32e各自的绝缘材料的总量较少，因此，能够将热处理时的收缩量抑制为较小。因此，抑制了在各埋入绝缘层中产生较高的应力的情况。其结果为，能够抑制埋入绝缘层32b?32e劣化的情况，具体而言，例如，能够抑制产生裂纹的情况。
[0064]如图2所示，在本实施例的半导体装置100中，栅极配线44被形成于埋入绝缘层32b的上方，而未被形成于埋入绝缘层32c、32d、32e的上方。即，在本实施例的半导体装置100中，栅极配线44被形成于，在半导体基板10的上表面上形成有埋入绝缘层32b和层间绝缘膜40的部分(S卩，形成有较厚的绝缘层的部分)的上表面上，而未被形成于，在半导体基板10的上表面上仅形成有层间绝缘膜40的部分(S卩，形成有较薄的绝缘层的部分。终端沟槽30h?30j的上方)上。由于在形成有较厚的绝缘层的部分上配置了栅极配线，因此，能够充分确保半导体装置100的耐压。
[0065]另外，在本实施例的制造方法中，通过蚀刻，而对终端沟槽30h、301、30j的上方的埋入绝缘层32进行去除。然后，在未进行蚀刻的区域(S卩，形成有终端沟槽30a?30g的区域)的埋入绝缘层32b的上方，以相对于进行了蚀刻的区域(S卩，形成有终端沟槽30h、301、30j的区域)而成为非接触的方式，形成栅极配线44。因此，能够适当地形成具备上述特性的半导体装置100。
[0066]对本实施例与权利要求书的记载的对应关系进行说明。埋入绝缘层32b中的被配置于终端沟槽30a?30g的内侧的部分以及埋入绝缘层32c、32d、32e为“沟槽内绝缘层”的一个示例。埋入绝缘层32b中的被配置于半导体基板10的上表面上的部分以及层间绝缘膜40为“上表面绝缘层”的一个示例。被形成于终端沟槽30e?30g的上方的埋入绝缘层32b以及层间绝缘膜40为“第一部分”的一个示例。被形成于终端沟槽30h?30 j的上方的层间绝缘膜40为“第二部分”的一个示例。埋入绝缘层32b中的被配置于半导体基板10的上表面上的部分为“第一层”的一个示例。层间绝缘膜40为“第二层”的一个示例。形成有终端沟槽30e?30g的区域为“第一区域”的一个示例。形成有终端沟槽30h?30j的区域为“第二区域”。
[0067](第二实施例)
[0068](半导体装置200的结构)
[0069]接着，参照图1、图9?图17，对第二实施例的半导体装置200进行说明。如图1所示，本实施例的半导体装置200也与半导体装置100同样，在半导体基板10中具有元件区110和包围该元件区110的终端区120。本实施例的半导体装置200也为功率M0SFET。
[0070 ] 参照图9、图1O，对元件区110内以及终端区120内的结构进行说明。在图9、图1O中，对于与第一实施例的半导体装置100(参照图2)共同的要素，使用相同的符号来表示，并省略详细的说明。
[0071]如图1所示，在本实施例中，也在元件区110内的半导体基板10的表面上形成有多个栅极沟槽20。如图10所示，在栅极沟槽20的下端部处形成有P型的浮置区26。在栅极沟槽20的下端部附近的内侧形成有第一绝缘层232a。在第一绝缘层232a的上方形成有第二绝缘层234a。第一绝缘层232a的折射率大于第二绝缘层234a的折射率。在第二绝缘层234a的上方以及栅极沟槽20的内侧面上，形成有栅极绝缘膜222。在栅极绝缘膜222的内侧形成有被填充于栅极沟槽20内的栅电极224。在栅电极224的上表面上形成有层间绝缘膜240。通过层间绝缘膜240，栅电极224与源极电极15电绝缘。层间绝缘膜240中的每单位体积的磷和硼的含量多于，第一以及第二绝缘层232a、234a中的每单位体积的磷和硼的含量。
[0072]如图9所示，在终端区120内的半导体基板10的表面上形成有多个终端沟槽30a?30j。各终端沟槽30a?30j以与元件区110内的栅极沟槽20大致相同的深度而形成。在各终端沟槽30a?30j的下端部处形成有P型的浮置区36。
[0073]在终端沟槽30a?30j的内侧形成有第一绝缘层232b。第一绝缘层232b还被形成于各终端沟槽30a?30j间的隔壁的上表面部分上。
[0074]在终端沟槽30a?30e内的第一绝缘层232b的内侧，形成有第二绝缘层234b。第二绝缘层234b被填充于终端沟槽30a?30e内。另外，第二绝缘层234b还被层叠于形成有终端沟槽30a?30e的范围内的半导体基板10的上表面(S卩，各终端沟槽间的隔壁的上表面)上。第一绝缘层232b以及第二绝缘层234b分别为具有与元件区110内的第一绝缘层232a以及第二绝缘层234a相同的特性的绝缘层。即，第一绝缘层232b的折射率大于第二绝缘层234b的折射率。在第二绝缘层234b的上表面上形成有第三绝缘层236b。第三绝缘层236b的折射率大于第二绝缘层234a的折射率。并且，第三绝缘层236b的折射率与第一绝缘层232b的折射率中的哪一个较大均可，另外也可以相等。
[0075]同样，在终端沟槽30f?30i内的第一绝缘层232b的内侧，形成有第二绝缘层234c。另外，第二绝缘层234c被填充于终端沟槽30f?30i内。另外，第二绝缘层234c也被层叠于形成有终端沟槽30f?30i的范围内的半导体基板10的上表面上。在第二绝缘层234c的上表面上形成有第三绝缘层236c。第二绝缘层234c以及第三绝缘层236c具有与第二绝缘层234b以及第三绝缘层236b同样的特性。
[0076]同样，在终端沟槽30j内的第一绝缘层232b的内侧，形成有第二绝缘层234d。另外，第二绝缘层234d被填充于终端沟槽30 j内。另外，第二绝缘层234d也被层叠于形成有终端沟槽30j的范围内的半导体基板10的上表面上。在第二绝缘层234d的上表面上形成有第三绝缘层236d。第二绝缘层234d以及第三绝缘层236d也具有与第二绝缘层234b以及第三绝缘层236b同样的特性。
[0077]第二绝缘层234b以及第三绝缘层236b与第二绝缘层234c以及第三绝缘层236c通过凹部250a而被划分。在凹部250a内填充有栅极绝缘膜222的一部分和层间绝缘膜240的一部分。凹部250a被形成于终端沟槽30e、30f间的隔壁的上方。在凹部250a的下端部与终端沟槽30e、30f间的隔壁的上表面之间，存在有第一绝缘层232b。即，在与凹部250a相对应的隔壁(即，终端沟槽30e、30f间的隔壁)的上方，层叠有第一绝缘层232b与层间绝缘膜240，而未层叠有第二绝缘层以及第三绝缘层。另一方面，在未与凹部250a相对应的隔壁(例如，终端沟槽30a、30b间的隔壁)的上方，层叠有第一绝缘层232b、第二绝缘层234b、第三绝缘层236b ο
[0078]同样，第二绝缘层234c以及第三绝缘层236c与第二绝缘层234d以及第三绝缘层236d通过凹部250b而被划分。在凹部250b内也填充有栅极绝缘膜222的一部分和层间绝缘膜240的一部分。凹部250b被形成于终端沟槽301、30j间的隔壁的上方。在凹部250b的下端部与终端沟槽301、30j间的隔壁的上表面之间，存在有第一绝缘层232b。即，在与凹部250b相对应的隔壁(即，终端沟槽301、30j间的隔壁)的上方，层叠有第一绝缘层232b和层间绝缘膜240，而未层叠有第二绝缘层以及第三绝缘层。另一方面，在不与凹部250b相对应的隔壁(例如，终端沟槽30f、30g间的隔壁)的上方，层叠有第一绝缘层232b、第二绝缘层234c、第三绝缘层236c。
[0079]即，在本实施例的半导体装置200中，在终端区120内，被形成于半导体基板10的上表面上的绝缘层(具体而言，第二绝缘层以及第三绝缘层)通过凹部250a、250b而被分割为三个部分。另外，相邻的两个凹部250a、250b彼此之间的间隔长于相邻的两条终端沟槽(例如终端沟槽30a、30b)彼此之间的间隔。
[0080]在终端区120中的第三绝缘层236b、236c、236d的上表面以及凹部250a、250b的内表面上，形成有栅极绝缘膜222。终端区120的栅极绝缘膜222与元件区110的栅极绝缘膜222连续。被形成于元件区110内的栅电极224的一部分延伸至终端区120的栅极绝缘膜222的上表面的一部分(具体而言，为第三绝缘层236b的上方)上。
[0081]在栅电极224的上表面以及未形成有栅电极224的范围内的栅极绝缘膜222的上表面上，形成有层间绝缘膜240。终端区120的层间绝缘膜240与元件区110的层间绝缘膜240连续。如上所述，层间绝缘膜240的一部分被填充于凹部250a、250b内。在终端区120的层间绝缘膜240中的被形成于栅电极224的上表面上的部分上，形成有接触孔242。在终端区120的层间绝缘膜240的上表面上，形成有栅极配线244。栅极配线244穿过接触孔242而与栅电极224电连接。
[0082](制造方法)
[0083]接下来，对本实施例的半导体装置100的制造方法进行说明。首先，准备形成有多个栅极沟槽20和多个终端沟槽30的半导体基板10(参照图4)。
[0084]接下来，如图11所示，在各栅极沟槽20的内表面、各终端沟槽30a?30j的内表面以及半导体基板10的上表面(S卩，栅极沟槽20与终端沟槽30a之间的隔壁28的上表面以及各终端沟槽30间的隔壁的上表面)上，堆积第一绝缘层232。在该工序中，第一绝缘层232被形成为覆盖各栅极沟槽20的内表面、各终端沟槽30的内表面以及半导体基板1的上表面的程度的厚度。第一绝缘层232未被形成为填充各沟槽的厚度。第一绝缘层232通过实施以TEOS为原料的CVD而被形成。在形成第一绝缘层232时，在较低的压力下实施CVD。通过在较低的压力下实施CVD，从而使成膜速率(S卩，成膜速度)变慢，由此能够形成作为较密的绝缘层的第一绝缘层232。并且，当在较低的压力下实施CVD时，第一绝缘层232的埋入性不太好。但是，由于第一绝缘层232被较薄地形成为覆盖各表面的程度，因此，埋入性不会成为问题。能够理想地使第一绝缘层232生长。
[0085]接下来，如图12所示，使第二绝缘层234堆积在所形成的第一绝缘层232的上表面上。在该工序中，第二绝缘层234填充各栅极沟槽20以及各终端沟槽30a?30j，并且也被层叠于半导体基板10的上表面上。第二绝缘层234与第一绝缘层232同样，通过实施以TEOS为原料的CVD而被形成。但是，在形成第二绝缘层234时，在与形成第一绝缘层232的情况相比较高的压力下实施CVD。通过在较高的压力下实施CVD，从而使成膜速率变快，由此能够形成作为较疏的绝缘层的第二绝缘层234。作为较疏的绝缘层的第二绝缘层234由于具有优良的向沟槽的埋入性，因此，能够抑制在沟槽内形成空隙的情况。因此，能够在不会于沟槽内形成空隙的条件下，理想地形成第二绝缘层234。
[0086]接下来，如图13所示，使第三绝缘层236堆积在所形成的第二绝缘层234的上表面上。第三绝缘层236与第一绝缘层232以及第二绝缘层234同样，通过实施以TEOS为原料的CVD而被形成。在形成第三绝缘层236时，在与形成第二绝缘层234的情况相比较低的压力下实施CVD。由此，能够在第二绝缘层234的上表面上形成作为较密的绝缘层的第三绝缘层236。虽然在较低的压力下的CVD中，绝缘材料的埋入性较差，但是，由于第三绝缘层236被形成于平坦的表面上，因此，埋入性不会成为问题。
[0087]接下来，如图14所示，通过蚀刻，而对栅极沟槽20的上方的第三绝缘层236进行去除。此时，也一并对栅极沟槽20内的第一以及第二绝缘层232、234的一部分进行去除。并且，还一并对栅极沟槽20与终端沟槽30a之间的隔壁28的上表面上的绝缘层232、234、236的一部分进行去除。蚀刻是通过在终端沟槽30a?30j的上方形成了保护膜的基础上实施干蚀刻而进行的。由此，在栅极沟槽20内残存有一部分第一绝缘层232a以及一部分第二绝缘层234a。另外，在终端沟槽30a?30 j的内侧以及上方残存有第一绝缘层232b、第二绝缘层234x、第三绝缘层236x。如上所述，由于在第二绝缘层234的形成时不易形成空隙，因此，残存于栅极沟槽20内的第二绝缘层234a的上表面形状变平坦。其结果为，由于在残存于栅极沟槽20内的第二绝缘层234a上未形成有凹部等，因此，栅极沟槽20内的第二绝缘层234a能够发挥理想的绝缘性能。
[0088]接下来，如图15所示，对第二绝缘层234x以及第三绝缘层236x的一部分进行干蚀刻，以形成凹部250a、250b。干蚀刻是通过在半导体基板1的上方形成使形成凹部250a、250b的位置开口的保护膜而实施的。凹部250a、250b的下端部贯穿第二绝缘层234x以及第三绝缘层236x，而形成至到达第一绝缘层232b的深度。通过形成凹部250a，第二绝缘层234b以及第三绝缘层236b与第二绝缘层234c以及第三绝缘层236c被相互分开。另外，通过形成凹部250b，第二绝缘层234c以及第三绝缘层236c与第二绝缘层234d以及第三绝缘层236d被相互分开。
[0089]接下来，对半导体基板10实施热氧化处理。由此，通过CVD而被形成的第一绝缘层232a、232b、第二绝缘层234a?234d、第三绝缘层236b?236d致密化且稳定化。在热处理中，各绝缘层收缩。在此，作为较密的绝缘层的第一绝缘层232a、232b以及第三绝缘层236b?236d与作为较疏的绝缘层的第二绝缘层234a?234d相比不易收缩。而且，被形成于半导体基板10的上表面上的绝缘层(具体而言，为第二绝缘层以及第三绝缘层)通过凹部250a、250b而被分割为三个部分。由于被分割的每个部分的绝缘层的总量变少，因此，由收缩产生的影响变小。因此，抑制了在绝缘层中产生较高的应力的情况。其结果为，能够抑制第一绝缘层232a、232b、第二绝缘层234a?234d、第三绝缘层236b?236d劣化的情况，具体而言，例如，能够抑制产生裂纹的情况。在通过这样的热处理而致密化之后，第一绝缘层232a、232b以及第三绝缘层236b?236d的折射率大于第二绝缘层234a?234d。另外，该热氧化处理还兼作在栅极沟槽20的内壁面上形成牺牲氧化膜的处理。因此，通过该热氧化处理，在栅极沟槽20的内壁面上形成有牺牲氧化膜。此后，通过湿蚀刻，对被形成于栅极沟槽20的内壁面上的氧化膜进行去除。由此，去除了由干蚀刻而产生的损伤层。
[0090]接下来，如图16所示，通过CVD等而形成栅极绝缘膜222。
[0091]接下来，如图17所示，在通过蚀刻所确保的空间内堆积多晶硅，从而在沟槽栅极20内形成栅电极224。此时，栅电极224的一部分延伸至被形成于第三绝缘层236b的上方的栅极绝缘膜222的上表面上。
[0092]此后，在半导体基板10的上表面上形成层间绝缘膜240(参照图9)。层间绝缘膜240通过利用CVD使BPSG堆积而被形成。如上所述，通过BPSG而被形成的层间绝缘膜240中的每单位体积的磷和硼的含量多于，作为TEOS膜的第一以及第二绝缘层232a、234a中的每单位体积的磷和硼的含量。其结果为，在栅电极224的上表面以及未形成有栅电极224的范围内的栅极绝缘膜222的上表面上，形成有层间绝缘膜240。
[0093]此后，在层间绝缘膜240中的被形成于栅电极224的上表面上的部分上，形成接触孔242(参照图9)。接下来，在层间绝缘膜240的上表面上形成金属制的栅极配线244。栅极配线244穿过接触孔242而与栅电极224电连接。
[0094]而且，此后，在半导体基板10的背面形成漏极区14。漏极区14通过在向半导体基板10的背面注入杂质之后，实施激光退火而被形成。接下来，在半导体基板10的背面整个面上形成漏极电极18。漏极电极18例如能够通过溅射法而形成。
[0095]通过实施以上的各工序，从而完成图9的半导体装置200。
[0096]在本实施例的半导体装置200中，在终端区120内，被形成于半导体基板10的上表面上的绝缘层(具体而言，为第二绝缘层以及第三绝缘层)通过凹部250a、250b而被分割为三个部分。由于被分割的每个部分的绝缘层的总量变少，因此，制造过程中的绝缘材料的收缩的影响变小。因此，抑制了在半导体装置的制造过程中，在绝缘材料中产生过大的应力的情况。其结果为，能够抑制在第一绝缘层232a、232b、第二绝缘层234a?234d、第三绝缘层236b?236d中产生裂纹的情况。
[0097]在本实施例的半导体装置200中，第一绝缘层232a、232b以及第三绝缘层236b?236d的折射率大于第二绝缘层234a?234d的折射率。如上所述，第一绝缘层232a、232b以及第三绝缘层236b?236d在半导体装置200的制造过程中不易收缩。第二绝缘层234a?234d在半导体装置200的制造过程中容易收缩。通过第一绝缘层232a、232b和第二绝缘层234a?234d被配置于沟槽(S卩，栅极沟槽20以及终端沟槽30)内，从而防止了在半导体装置200的制造过程中因绝缘材料的收缩而产生过大的应力的情况。因此，在该半导体装置200的制造过程中，在沟槽内的绝缘层中不易产生裂纹。另外，虽然第一绝缘层232a、232b在半导体装置200的制造过程中埋入性不太好，但是，由于第一绝缘层232a、232b以覆盖沟槽的内表面的方式而形成，因此，在第一绝缘层232a、232b的形成时，绝缘材料的埋入性不会成为问题。此后，当在第一绝缘层232a、232b的表面上形成第二绝缘层234a?234b时，由于绝缘材料的埋入性较好，因此，能够理想地形成第二绝缘层234a?234b。因此，在该半导体装置200的制造过程中，在沟槽内的绝缘层中不易产生空隙。即，该半导体装置200在制造过程中，在绝缘层中不易产生空隙或由于空隙而产生的裂纹。
[0098]另外，本实施例的半导体装置200在第二绝缘层234b?234d的上表面上具备第三绝缘层236b?236d。由于能够在栅极配线44的下侧形成较厚的绝缘层，因此，能够使半导体装置200高耐压化。
[0099]如上所述，在本实施例的制造方法中，在使作为较密的绝缘层的第一绝缘层232、作为较疏的绝缘层的第二绝缘层234、作为较密的绝缘层的第三绝缘层236依次堆积之后(参照图11?图13)，形成凹部250a、250b (参照图15)。由于通过这样的工序而制造半导体装置200，因此，根据本实施例的制造方法，能够理想地形成具备上述优点的半导体装置200。
[0100]对本实施例与权利要求书的记载的对应关系进行说明。第一绝缘层232a、232b、第二绝缘层234a?234d以及第三绝缘层236b?236d为“第一层”的一个示例。层间绝缘膜240为“第二层”的一个示例。
[0101]以上，对本说明书公开的技术的具体示例进行了详细的说明，但是这些仅仅是例示，并不对权利要求书进行限定。权利要求书所记载的技术包括对以上例示的具体示例进行各种各样的改变、变更的内容。例如，可以采用以下的改变例。
[0102](改变例I)在上述的第二实施例中，如图9所示，在终端区120内，在第二绝缘层234b?234d的上表面上，形成有第三绝缘层236b?236d。但并不限定于此，在第二实施例的半导体装置200中，也可以省略第三绝缘层236b?236d。在该情况下，只需在第二绝缘层234b?234d的上表面上形成有栅极绝缘膜222即可。
[0103](改变例2)在上述的第一实施例中，如图2所示，在形成有终端沟槽3011、30丨、30]_的范围内的半导体基板10的上表面上，未形成有埋入绝缘层。但并不限定于此，也可以在形成有终端沟槽30h、301、30j的范围内的半导体基板10的上表面上，形成有埋入绝缘层的一部分。在该情况下，优选为，终端沟槽30h、301、30j的上方的埋入绝缘层薄于终端沟槽30a?30g的上方的埋入绝缘层。
[0104](改变例3)在上述的第二实施例中，也可以在凹部250a、250的下方，较薄地配置第二绝缘层234或第三绝缘层236。
[0105](改变例4)在上述的各实施例中，半导体基板10由SiC形成。但并不限定于此，半导体基板10也可以由Si形成。
[0106](改变例5)虽然在上述的各实施例中，半导体装置100、200为功率M0SFET，但只要是沟槽栅极型的半导体装置，则半导体装置100、200能够设为任意的半导体装置。例如，半导体装置100、200也可以为IGBT(Insulated Gate Bipolar Transistor:绝缘棚.双极性晶体管)。
[0107]另外，本说明书或附图中所说明的技术要素通过单独或者各种组合的方式而发挥技术上的有用性，并不限定于申请时权利要求所述的组合。另外，本说明书或附图所例示的技术同时实现多个目的，并且实现其中一个目的本身便具有技术上的有用性。
【主权项】
1.一种半导体装置，其具有半导体基板，所述半导体基板中形成有元件区和包围所述元件区的终端区，其中， 所述元件区具有: 栅极沟槽； 栅极绝缘膜，其覆盖所述栅极沟槽的内表面； 栅电极，其被配置于所述栅极绝缘膜的内侧， 所述终端区具有: 多个终端沟槽，其被形成于所述元件区的周围； 沟槽内绝缘层，其被配置于所述多个终端沟槽各自的内侧； 上表面绝缘层，其被配置于所述终端区内的所述半导体基板的上表面上， 所述上表面绝缘层具有第一部分和第二部分，所述第二部分与所述第一部分相比厚度较薄，并被配置于与所述第一部分相比从所述元件区分离的位置处， 栅极配线被配置于所述第一部分的上表面上，而未被配置于所述第二部分的上表面上。2.如权利要求1所述的半导体装置，其中， 所述上表面绝缘层具有: 第一层； 第二层，其与所述第一层相比，磷和硼的每单位体积的含量较多，并被配置于所述第一层的上表面上， 第一区域内的所述上表面绝缘层具有所述第一层和所述第二层， 与所述第一区域相比从所述元件区分离的位置处的第二区域内的所述上表面绝缘层具有所述第二层和与所述第一区域内的所述第一层相比较薄的所述第一层，或者，具有所述第二层而不具有所述第一层， 所述栅极配线被配置于所述第一区域内的所述上表面绝缘层的上表面上，而未配置于所述第二区域内的所述上表面绝缘层的上表面上。3.一种半导体装置的制造方法，包括: 在具有多个沟槽的半导体基板的各沟槽内和所述半导体基板的上表面上形成绝缘层的工序； 对在形成有所述多个沟槽中的一部分沟槽的区域内的所述半导体基板的上表面上所形成的所述绝缘层进行蚀刻的工序； 在未进行所述蚀刻的所述绝缘层的上表面上，以相对于所述进行了蚀刻的区域而成为非接触的方式，形成栅极配线的工序。4.一种半导体装置，其具有半导体基板，所述半导体基板中形成有元件区和包围所述元件区的终端区，其中， 所述元件区具有: 栅极沟槽； 栅极绝缘膜，其覆盖所述栅极沟槽的内表面； 栅电极，其被配置于所述栅极绝缘膜的内侧， 所述终端区具有: 多个终端沟槽，其被形成于所述元件区的周围； 绝缘层，其被形成于所述多个终端沟槽各自的内侧以及所述半导体基板的上表面上， 所述绝缘层具有: 第一层； 第二层，其与所述第一层相比，磷和硼的每单位体积的含量较多，并被配置于所述第一层的上表面上， 在所述第一层的上表面上形成有多个凹部， 各凹部沿着相邻的终端沟槽之间的隔壁而延伸设置， 相邻的凹部的间隔长于所述相邻的终端沟槽的间隔， 在所述各凹部内填充有所述第二层， 在所述绝缘层的上表面上配置有栅极配线。5.如权利要求4所述的半导体装置，其中， 所述第一层具有: 第一绝缘层，其覆盖所述多个终端沟槽各自的内表面； 第二绝缘层，其被填充于由所述第一绝缘层所覆盖的所述多个终端沟槽的内侧， 所述第一绝缘层的折射率大于所述第二绝缘层的折射率。6.如权利要求5所述的半导体装置，其中， 在与所述凹部相对应的所述隔壁上层叠有所述第一绝缘层和所述第二层，而未层叠有所述第二绝缘层， 在不与所述凹部相对应的所述隔壁上层叠有所述第一绝缘层、所述第二绝缘层和所述第二层。7.如权利要求6所述的半导体装置，其中， 所述第一层具有第三绝缘层，所述第三绝缘层被形成于所述第二绝缘层的上表面上， 所述第三绝缘层的折射率大于所述第二绝缘层的折射率。
【文档编号】H01L29/12GK105830222SQ201480070414
【公开日】2016年8月3日
【申请日】2014年10月16日
【发明人】添野明高, 福冈佑二
【申请人】丰田自动车株式会社