用于控制耗尽型晶体管的方法和电路的制作方法
【专利摘要】在描述的示例中，第一晶体管具有：漏极，其耦合于耗尽型晶体管的源极；源极，其耦合于第一电压节点；以及栅极，其耦合于控制节点。第二晶体管具有：漏极，其耦合于所述耗尽型晶体管的栅极；源极，其耦合于所述第一电压节点；以及栅极，其通过至少一个第一逻辑装置耦合于输入节点。第三晶体管具有：漏极，其耦合于所述耗尽型晶体管的栅极；源极，其耦合于第二电压节点；以及栅极，其通过至少一个第二逻辑装置耦合于所述输入节点。
【专利说明】用于控制耗尽型晶体管的方法和电路
[0001] 本申请通常设及电子电路，W及特别设及用于控制耗尽型晶体管的方法和电路。
【背景技术】
[0002] 在很多情况，耗尽型（"d型"）晶体管，例如氮化嫁（"GaN")高电子迁移率晶体管 ("肥MT")和碳化娃（"SiC")结型栅场效应晶体管（"JFET")，具有优于增强型（"e型"）晶体管 的开关性能。然而，在一些功率电子电路实施中，通常地"接通"d型晶体管(例如，其Vgs = 〇V 的晶体管）可引起对安全的关注。相比之下，通常地"断开"e型晶体管可帮助充分地防止跨 导(例如短路)响应于确定的故障状况。
【发明内容】
[0003] 在描述的示例中，第一晶体管具有:漏极，其禪合于耗尽型晶体管的源极;源极，其 禪合于第一电压节点；W及栅极，其禪合于控制节点。第二晶体管具有:漏极，其禪合于所述 耗尽型晶体管的栅极;源极，其禪合于所述第一电压节点；W及栅极，其通过至少一个第一 逻辑装置禪合于输入节点。第Ξ晶体管具有:漏极，其禪合于所述耗尽型晶体管的栅极;源 极，其禪合于第二电压节点；W及栅极，其通过至少一个第二逻辑装置禪合于所述输入节 点。
【附图说明】
[0004] 图1是示例实施例的电路的电子电路原理图。
【具体实施方式】
[0005] 图1是示例实施例的电路100的电子电路原理图。如图1所示，高电压d型晶体管 102,例如GaN肥MT，与低电压e型N阳Tr'LV开关"）104串联连接。在第一示例中，LV开关104 是离散的。在第二示例中，LV开关104与另外的元件结合(例如与驱动电路105结合）。
[0006] d型晶体管102的漏极连接到电压输出节点V0UT，其电压范围可达600伏特(或超 过）。(1型晶体管102的源极连接到LV开关104的漏极。LV开关104的源极连接到电压参考节 点，例如接地节点GND，其电压为0伏特。在至少一个示例中，接地节点GND连接到本地接地而 不是全局接地。
[0007] LV开关104: (a)接通用于正常操作，W便η沟道金属氧化物半导体（"NM0S")开关动 力在正常操作期间充分地从电路100的全部开关动力移除；W及(b)为了安全断开(例如装 置保护），作为对一个或更多检测的故障状况(例如在启动期间）的响应。运类故障状况的示 例是欠压，过压，过流，W及过溫。
[000引例如，响应于+12V，+5V和-12V的节点的电压，欠压锁定Γυ化炉）电路106检测：（a) 欠压状况是否存在或不存在；W及（b)过压状况是否存在或不存在。响应于运样的检测， UVL0电路106在PG00D线路上输出信号到AND口 108和AND口 110各自的第一输入。相应地，响 应于UVL0电路106既不检测欠压状况也不检测过压状况，PG00D线路上来自UVL0电路106的 信号具有二进制逻辑1("真"）态。相反地，响应于UVLO电路106检测欠压状况或过压状况， PG00D线路上来自UVL0电路106的信号具有二进制逻辑0Γ假"）态。
[0009] 同样地，响应于LV开关104的栅极电压和LV开关104的漏极电压，过流保护（"0CP") 过溫保护（"0TP")电路112检测：（a)过流状况是否存在或不存在；W及(b)过溫状况是否存 在或不存在。响应于运样的检测，0CP0TP电路112在/FA化T线路上输出信号到AND 口 108和 ANDH 110各自的第二输入。相应地，响应于0CP 0TP电路112既不检测过流状况也不检测过 溫状况，/FA化T线路上来自0CP 0TP电路112的信号具有二进制逻辑1Γ真"=无故障)态。相 反地，响应于0CP 0TP电路112检测过流状况或过溫状况，/FA化T线路上来自0CP 0TP电路 112的信号具有二进制逻辑0Γ假"=故障)态。0CP 0TP电路112和UVL0电路106是故障检测 电路的示例。
[0010] AND Π 110的输出通过缓冲器114禪合于控制节点115。控制节点115禪合于LV开关 104的栅极。相应地，如果PG00D线路上的信号有真态，W及如果/FAULT线路上的信号有真 态，那么AND口 110的输出有真态，W及LV开关104接通用于正常操作。相反地，如果PG00D线 路上的信号有假态，或者如果/FAULT线路上的信号有假态，那么ANDH110的输出有假态，W 及LV开关104为了安全断开，作为对一个或更多那些检测的故障状况的响应。
[00川同样地，ANDHlOS的输出通过反相器116禪合于η沟道场效应晶体管（"NFET")118 的栅极。NFET 118的源极连接到接地节点GND，W及NFET118的漏极连接到FAULT节点。相 应地，如果PG00D线路上的信号有真态，W及如果/FAULT线路上的信号有真态，那么AND口 108的输出有真态，因此NFET 118断开。相反地，如果PG00D线路上的信号有假态，或者如果/ FAULT线路上的信号有假态，那么ANDHlOS的输出有假态，从而接通NFET118。通过接通NFET 118, fault节点通过NFET 118禪合于0伏特，其从而传达(通过FAULT节点）一个或 更多那些检测的故障状况的存在。
[001 ^ 另外，AND Π 108的输出连接到AND Π 120的第一输入。输入节点IN通过缓冲器12 2禪 合于ΑΝ0Π 120的第二输入。因此，如果输入节点IN有二进制逻辑0("假'）态，那么AND 口 120 的输出有假态。
[OOU]对于正常操作，输入节点IN接收(例如来自PWM控制器的)脉冲宽度调制（"PWT)信 号，其在二进制逻辑1("真"）态和二进制逻辑〇("假"）态之间交替变化。相应地，在正常操作 期间：（a)如果PG00D线路上的信号有真态，W及如果/FAULT线路上的信号也有真态，那么输 入节点IN的逻辑态通过ANDH120传播，因此AND 口 120的输出有与输入节点IN相同的逻辑 (真或假)态；W及(b)相反地，如果PG00D线路上的信号有假态，或者如果/FAULT线路上的信 号有假态，那么AND Π 120的输出有假态。
[0014]响应于节点（"+12V节点"）处的12伏特的输入电压，低压差（"LD炉）线性稳压器124 在节点（"+5V节点"）处生成5伏特电压。+12V节点连接至Ijp沟道场效应晶体管（"PFET" )126的 源极。反相降压-升压(buck-boost)控制器128连接到PFET 126的栅极和NFET 130的栅极。 NFET 130的源极连接到线路132。开关节点SW连接到PFET 126的漏极和NFET 130的漏极。在 至少一个示例中，感应器(为清楚起见不显示)连接在开关节点SW和接地节点GND之间，接地 节点的电压为0伏特。相应地，响应于反馈节点FB处的信号(例如电压信号），控制器128控制 P阳T 126W及NFET 130的转换(开与关之间似调节线路132上的-12伏特电压。在另外的示 例中，控制器128被反相电荷累代替W调节线路132上的-12伏特电压（"-12V节点"）。
[0015] d型晶体管102的栅极连接到PFET 134的漏极和NFET 136的漏极。PFET134的源极 连接到接地节点GND，其电压为0伏特，W及NFET 136的源极连接到线路132，其电压为-12伏 特。P阳T 134的体二极管138从P阳T 134的漏极连接到P阳T 134的源极。
[0016] 对于反相器140,0ΚΠ 142和缓冲器144,二进制逻辑0("假"）态由-5伏特表示，W及 二进制逻辑1("真"）态由0伏特表示。对于反相器146，ΑΝ0Π 148和缓冲器150,二进制逻辑0 ("假"）态由-12伏特表示，W及二进制逻辑1Γ常'）态由-7伏特表示。
[0017] 电平位移器化/S)152: (a)接收AND口 120的输出；W及(b)转换运样的输出为相应 的适于反相器140和反相器146的信号。相应地，响应于ANDH120的输出有假态，L/S 152输 出：（a)电压为-5伏特的信号到反相器140的输入；W及(b)电压为-12伏特的信号到反相器 146的输入。相反地，响应于ANDH 120的输出有真态，L/S 152输出：（a)电压为0伏特的信号 到反相器140的输入;W及(b)电压为-7伏特的信号到反相器146的输入。
[001引反相器140的输出连接到OR Π 142的第一输入。OR Π 142的输出连接到缓冲器144的 输入。缓冲器144的输出连接到PFET 134的栅极。
[0019 ]反相器146的输出连接到AND Π 148的第一输入。AND Π 148的输出连接到缓冲器150 的输入。缓冲器150的输出连接到NFET 136的栅极。
[0020] 电平位移器化/S) 154: (a)接收AND口 148的输出；W及(b)转换运样的输出为相应 的适于0ΚΠ 142的信号。相应地：（a)响应于ΑΝ0Π 148的输出有假态(-12伏特），L/S 154输出 (到ORΠ 142的第二输入）电压为-5伏特的信号；W及(b)相反地，响应于ANDΠ 148的输出有 真态(-7伏特），L/S 154输出巧lj0RHl42的第二输入)电压为0伏特的信号。
[0021] 类似地，电平位移器(L/S) 154: (a)接收0肌142的输出；W及(b)转换运样的输出 为相应的适于ANDH 148的信号。相应地：（a)响应于OR口 142的输出有假态（-5伏特），L/S 154输出巧IjAND口 148的第二输入)其电压为-12伏特的信号；W及(b)相反地，响应于OR口 142的输出有真态(0伏特），L/S 154输出巧ljANDHl48的第二输入)其电压为-7伏特的信号。
[0022] W此种方式，反相器140和反相器146各自的输出有彼此相同的二进制逻辑态，W 及运样的逻辑态被OR 口 142和AND Π 148各自的输出円锁。
[0023] 在至少一个实施例中，d型晶体管102的阔值电压(Vt)为-10伏特，因此d型晶体管 102的栅极从相对于LV开关104的源极的负电位开始操作。例如，在正常操作期间，电路100 为可操作的W使d型晶体管102的栅极在0伏特和-12伏特之间有源地转换。相应地，电路100 实现本地的d型装置较好的开关特性并且维持可控制的边缘率，同时保护共源共栅排列的 固有的正常关断能力。
[0024] 为了断开d型晶体管102,输入节点IN被清零为假态，因此ΑΝ0Π 120的输出有假态， 从而断开PFET 134和接通Ν阳Τ 136。同样地，响应于一个或更多检测的故障状况(不考虑输 入节点IN是否被清零为假态或设置为真态），ΑΝ0Π 120的输出有假态，从而断开PFET 134和 接通NFET 136。通过此种方式接通NFET 136，d型晶体管102的栅极通过NFET 136禪合于线 路132,其电压为-12伏特，因此d型晶体管102断开。
[0025] 为了接通d型晶体管102,输入节点IN被设置为真态，因此AND 口 120的输出有真态 (但仅当AND 口 108的输出同样地有真态时），从而接通PFET134和断开NFET 136。通过此种方 式接通P阳T 134:
[0026] (a)d型晶体管102的栅极通过PFET 134禪合于接地节点GND(并且同样地禪合于LV 开关104的源极），其电压为ο伏特，因此d型晶体管102的Vgs近似等于(但极性相反于)LV开关 104 的Vds;W及
[0027] (b)相应地，如果LV开关104接通，那么LV开关104的Vds相对较小，W及d型晶体管 102的Vc細对较小，因此d型晶体管102断开。
[002引如果驱动电路105被去掉电力，那么LV开关104断开，并且d型晶体管102的栅极通 过二极管138禪合于接近(接地节点GND的）0伏特。或者，如果驱动电路105有电力，然而+ 12V，+5V或-12V节点中的任何一个或更多不在其适当的电压电平上，那么PGOOD线路上的来 自UVLO电路106的信号有二进制逻辑0("假"）态，因此LV开关104断开。如果LV开关104断开 (例如为了安全，作为对一个或更多检测的故障状况的响应），那么LV开关104的Vds增大，其 最终引起d型晶体管102的Vgs达到(并且继续超过)其阔值电压(Vt)，因此d型晶体管102开始 (并且继续)断开，虽然线路132不在其适当的电压电平-12伏特上。
[0029]在权利要求书的范围内，在描述的示例中的修改是可能的，并且其他示例也是可 能的。
【主权项】
1. 一种用于控制耗尽型晶体管的电路，所述电路包括： 第一晶体管，所述第一晶体管具有:漏极，其耦合于所述耗尽型晶体管的源极;源极，其 耦合于第一电压节点；以及栅极，其耦合于控制节点； 第二晶体管，所述第二晶体管具有:漏极，其耦合于所述耗尽型晶体管的栅极;源极，其 耦合于所述第一电压节点；以及栅极，其通过至少一个第一逻辑装置耦合于输入节点；以及 第三晶体管，所述第三晶体管具有：漏极，其耦合于所述耗尽型晶体管的所述栅极;源 极，其耦合于第二电压节点；以及栅极，其通过至少一个第二逻辑装置耦合于所述输入节 点。2. 根据权利要求1所述的电路，其中所述耗尽型晶体管为氮化镓高电子迀移率晶体管。3. 根据权利要求1所述的电路，其中所述第一晶体管为增强型NFET。4. 根据权利要求1所述的电路，其中所述第二晶体管为PFET，以及所述第三晶体管为 NFET〇5. 根据权利要求1所述的电路，其中：所述至少一个第一逻辑装置适于：响应于所述输 入节点具有第一逻辑态，接通所述第二晶体管，并且适于响应于所述输入节点具有第二逻 辑态，断开所述第二晶体管；以及所述至少一个第二逻辑装置适于：响应于所述输入节点具 有所述第一逻辑态，断开所述第三晶体管，并且适于响应于所述输入节点具有所述第二逻 辑态，接通所述第三晶体管。6. 根据权利要求1所述的电路，其中所述第二电压节点的电压用于断开所述耗尽型晶 体管。7. 根据权利要求1所述的电路，还包括:故障检测电路，其适于检测故障状况。8. 根据权利要求7所述的电路，其中所述故障检测电路耦合于所述控制节点，并且适 于:响应于所述故障状况存在，断开所述第一晶体管，并且其中断开所述第一晶体管用于断 开所述耗尽型晶体管。9. 根据权利要求7所述的电路，其中所述故障状况包括以下项中的至少一个:欠压状 况;过压状况;过流状况；以及过温状况。10. 根据权利要求7所述的电路，其中：所述至少一个第一逻辑装置耦合于所述故障检 测电路，并且适于：响应于所述故障状况不存在，接通所述第二晶体管，以及适于响应于所 述故障状况存在，断开所述第二晶体管；以及所述至少一个第二逻辑装置耦合于所述故障 检测电路，并且适于：响应于所述故障状况不存在，断开所述第三晶体管，以及适于响应于 所述故障状况存在，接通所述第三晶体管。11. 一种控制耗尽型晶体管的方法，所述方法包括： 响应于故障状况不存在，接通第一晶体管，所述第一晶体管具有：漏极，其耦合于所述 耗尽型晶体管的源极;源极，其耦合于第一电压节点；以及栅极，其耦合于控制节点； 响应于输入节点具有第一逻辑态，接通第二晶体管，所述第二晶体管具有:漏极，其耦 合于所述耗尽型晶体管的栅极;源极，其耦合于所述第一电压节点；以及栅极，其通过至少 一个第二逻辑装置耦合于所述输入节点； 响应于所述输入节点具有所述第一逻辑态，断开第三晶体管，所述第三晶体管具有:漏 极，其耦合于所述耗尽型晶体管的所述栅极;源极，其耦合于第二电压节点；以及栅极，其通 过至少一个第二逻辑装置耦合于所述输入节点；以及 响应于所述输入节点具有第二逻辑态，断开所述第二晶体管，以及接通所述第三晶体 管。12. 根据权利要求11所述的方法，其中所述耗尽型晶体管为氮化镓高电子迀移率晶体 管。13. 根据权利要求11所述的方法，其中所述第一晶体管为增强型NFET。14. 根据权利要求11所述的方法，其中所述第二晶体管为PFET，以及所述第三晶体管为 NFET〇15. 根据权利要求11所述的方法，其中所述第二电压节点的电压用于断开所述耗尽型 晶体管。16. 根据权利要求11所述的方法，还包括：响应于所述故障状况存在，断开所述第一晶 体管，其中断开所述第一晶体管用于断开所述耗尽型晶体管。17. 根据权利要求11所述的方法，其中所述故障状况包括以下项中的至少一个:欠压状 况;过压状况;过流状况；以及过温状况。18. 根据权利要求11所述的方法，还包括： 响应于所述故障状况不存在，接通所述第二晶体管，以及断开所述第三晶体管；以及 响应于所述故障状况存在，断开所述第二晶体管，以及接通所述第三晶体管。19. 一种用于控制耗尽型晶体管的电路，所述电路包括： 第一晶体管，所述第一晶体管具有:漏极，其耦合于所述耗尽型晶体管的源极;源极，其 耦合于第一电压节点；以及栅极，其耦合于控制节点;其中所述第一晶体管为增强型NFET; 第二晶体管，所述第二晶体管具有:漏极，其耦合于所述耗尽型晶体管的栅极;源极，其 耦合于所述第一电压节点；以及栅极，其通过至少一个第一逻辑装置耦合于输入节点;其中 所述第二晶体管为PFET; 第三晶体管，所述第三晶体管具有：漏极，其耦合于所述耗尽型晶体管的所述栅极;源 极，其耦合于第二电压节点；以及栅极，其通过至少一个第二逻辑装置耦合于所述输入节 点；其中所述第三晶体管为NFET;以及 故障检测电路，其适于检测故障状况，其中所述故障检测电路耦合于所述控制节点，并 且适于响应于所述故障状况存在，断开所述第一晶体管，其中断开所述第一晶体管用于断 开所述耗尽型晶体管，以及其中所述故障状况包括以下项中的至少一个:欠压状况;过压状 况;过流状况；以及过温状况； 其中：所述至少一个第一逻辑装置适于：响应于所述输入节点具有第一逻辑态，接通所 述第二晶体管，并且适于：响应于所述输入节点具有第二逻辑态，断开所述第二晶体管；以 及所述至少一个第二逻辑装置适于：响应于所述输入节点具有所述第一逻辑态，断开所述 第三晶体管，并且适于：响应于所述输入节点具有所述第二逻辑态，接通所述第三晶体管； 以及 其中：所述至少一个第一逻辑装置耦合于所述故障检测电路，并且适于响应于所述故 障状况不存在，接通所述第二晶体管，以及适于响应于所述故障状况存在，断开所述第二晶 体管；以及所述至少一个第二逻辑装置耦合于所述故障检测电路，并且适于:响应于所述故 障状况不存在，断开所述第三晶体管，以及适于响应于所述故障状况存在，接通所述第三晶 体管。20. 根据权利要求19所述的电路，其中所述耗尽型晶体管为氮化镓高电子迀移率晶体 管。21. 根据权利要求19所述的电路，其中所述第二电压节点的电压用于断开所述耗尽型 晶体管。
【文档编号】H01L27/098GK105874598SQ201480061907
【公开日】2016年8月17日
【申请日】2014年11月17日
【发明人】M·D·塞曼, S·R·巴尔, D·I·安德森
【申请人】德克萨斯仪器股份有限公司