专利名称：用于防止cmos存储器单元内锁增的电路的制作方法
背景技术：
本发明涉及集成电路，尤其涉及被配置成免于或不受锁增(latch-up)影响的互补金属氧化物半导体(CMOS)存储器电路。
现有技术描述以下描述和示例仅作为背景信息给出。
使用CMOS技术的集成电路半导体在p沟道金属氧化物半导体(PMOS)和n沟道金属氧化物半导体(NMOS)器件的结构中固有地包含寄生的双极型pnp和npn晶体管。例如，在n阱CMOS电路结构中，当PMOS器件的源/漏区用作发射极、PMOS器件的n阱用作基极、而p型掺杂衬底用作集电极时可能形成寄生的pnp双极型晶体管。此外，当NMOS器件的源/漏区用作发射极、NMOS器件的衬底连接带用作基极、而PMOS器件的n阱用作集电极时可能形成寄生的npn双极型晶体管。因为寄生的双极型晶体管通过PMOS器件的n阱(用作npn双极型晶体管的集电极和pnp双极型晶体管的基极)并通过p型掺杂衬底(用作pnp双极型晶体管的集电极和npn双极型晶体管的基极)连接，所以晶体管电交互以形成等同于可控硅整流器(SCR)的pnpn二极管结构。
在CMOS电路内形成SCR的一个缺点是它允许电源总线之间的低电阻通路，而这又会允许大量的电流流经电路。在某些情况下，通过这种电路的电流可以被放大到使一个或多个存储器单元出于它们无法被切换到的状态的水平。更具体地，跨过SCR阳极和阴极的超过击穿或触发电压的内部电压会导致该电路双极型晶体管内的结变为正向偏压。结果是SCR进入有可能得到高电流的低阻抗状态。这一低阻抗状态在对该电路施加最小保持电流的情况下可以被无限期地维持。结果就使得电路的存储器单元的转换受到限制并丢失它们的数据。通常将在这一状态下的SCR称为正被锁增，于是诱发电路进入这一状态的现象就被称为“锁增现象”。
随着器件尺寸持续减小而器件密度持续增大，锁增现象也变得愈发普遍。更具体地，NMOS和PMOS器件被制造地彼此越接近，对从中形成的pnpn二极管结构内的结正向偏压所需的击穿电压也就越低，而维持电路处于这一状态所需的最小保持电流就越小。因而，在微电子制造行业中提出并使用了各种用于控制CMOS电路内的锁增的技术。例如，一种用于控制CMOS电路内的锁增的方法涉及合并电路内的阱和/或衬底抽头以分别降低阱和衬底的电阻。为了实现这一技术的优点，一般将抽头制造在存储器阵列的每个单元内。结果，单元大小不合需要地增大，并因此妨碍了增大存储器单元密度的目标的实现。此外，触点的制造易受诸如掩模对准之类的电路处理参数影响。
微电子业使用的用于控制CMOS电路内的锁增的另一种技术包括在电路的衬底内形成具有变化的掺杂分布图的低电阻阱。这一技术用于降低CMOS电路的寄生双极型晶体管的电流增益乘积以及器件的有源结内的迟滞少数截流子的注入。然而低电阻阱区的形成诱发了更高的结电容，而这又不合需要地增大了器件工作的阈值电压。更高的阈值电压导致降低的电路速度，从而违背了增加电路内处理速度的工业目标。此外，低电阻阱区的形成并不能完全消除锁增的形成。而且阱区的制造易受诸如掩模对准和处理温度之类的电路处理参数的影响。更具体地，电路内阱区的放置直接取决于掩膜与衬底的正确对准。阱区的误放置会不利地影响器件的功能，并会在某些情况下引起器件故障。此外，掺杂物垂直和水平地扩散会随温度变化，从而影响低电阻阱的效力。另外，形成阱区的掺杂物活化涉及热学过程，而这又是对器件总热预算的一个额外限制。
于是，研发一种防止CMOS电路内的锁增的其他方法将是有利的。更具体地，研发出不会增大存储器单元大小，对工艺变量不敏感并且不会影响CMOS电路功能的用于防止锁增的技术将是有益的。
发明概述以上概述的问题大部分可由一种CMOS电路解决，该CMOS电路带有被配置成防止电路内的锁增的沿着电路的电源总线和/或接地总线排列的一个或多个限流器件。更具体地，这一个或多个限流器件可被配置成维持电路内的寄生pnpn二极管结构的结为反向偏压，以防止该电路内的锁增。更具体地，这一个或多个限流器件可被配置成防止寄生pnpn二极管结构的末端结实现足够大或足够强的正向偏压以正向偏置寄生pnpn二极管结构的中间结。沿着电源总线排列的限流器件可以包括电阻器或p沟道场效应晶体管旁栅(pass gate)。可选地，沿着接地总线排列的限流器件可以包括电阻器或n沟道场效应晶体管旁栅。在任一情况下，这一个或多个限流器件都可被特别配置成防止由电路的高能辐射所引起的锁增。更具体地，一个或多个限流器件可被配置成防止由α粒子和/或宇宙射线引起的锁增。附加地或可选地，一个或多个限流器件可被配置成防止由电路内的电流注入缺陷所引起的锁增。此外，一个或多个限流器件还可被配置成消除由流入CMOS电路的过量衬底电流所引起的单事件锁增。
在某些情况下，一个或多个限流器件可以沿着被配置成为阵列内的所有存储器单元供电的电源总线的一段排列。附加地或可选地，一个或多个限流器件可以沿着被配置成为存储器单元的一个子集供电的电源总线的一段排列。例如，一个或多个限流器件可以沿着被配置成为单列或单行存储器单元供电的电源总线的一段排列。在其它实施例中，一个或多个限流器件可以沿着被配置成为多行和多列存储器单元中的一组存储器单元供电的电源总线的一段排列。在另一些情况中，一个或多个限流器件可以如上所述沿着电路的接地总线的一部分排列。
在此还构想了一种用于调整一个或多个限流器件的大小以防止CMOS电路内的锁增的方法。更具体地，提供的一种方法包括创建排列在第一CMOS电路内的pnpn二极管结构的电流-电压(I-V)图，其中第一CMOS电路不包括沿着该电路的电源总线排列的限流器件。本方法还包括根据该I-V图确定保持电流电平并且调整将沿着第二CMOS电路的电源总线或接地总线放置的限流器件的大小，其中第二CMOS电路的设计规范与第一CMOS电路相类似。更具体地，该方法可包括调整限流器件的大小以使得流过第二CMOS电路的电流不超过保持电流电平。在某些实施例中，本方法还可包括根据pnpn二极管结构的I-V图确定触发电流电平，并调整沿着第二CMOS电路的电源总线放置的限流器件的大小以使得流过第二CMOS电路的电流不超过触发电流电平。于是，调整大小的步骤可以包括选择具有与pnpn二极管的电流-电压图在低于保持电流电平的电平处相交，以及在某些实施例中在低于触发电流的电平处相交的电流-电压特性的限流器件。
提供在此描述的CMOS电路和方法还有诸多优点。更具体地，可以制造免于或不受锁增影响的CMOS电路。结果，可提高CMOS电路的稳定性。此外，沿着CMOS电路的电源总线包含一个或多个限流器件并不影响电路的读写操作，因此电路的电路仿真模型也不会因为并入限流器件而改变。此外，限流器件的形成不会明显受到制造变量的影响。因此，在CMOS电路内并入限流器件不会引发器件功能的明显变化。在CMOS电路内包含一个或多个限流器件的另一大优点是能够完全消除由过量衬底电流引起的单偶锁增(SEL)，由此提高器件的可靠性。
附图简述在阅读随后的详细描述并参考附图之后，本发明的其他目的和优点将变得显而易见，在附图中
图1a描绘了其中沿电路的电源总线形成一电阻器的CMOS电路的一部分的示例性电路图；图1b描绘了其中沿电路的电源总线形成一p沟道电阻器旁栅的CMOS电路的一部分的示例性电路图；图2描绘了其中沿电路的接地总线形成一个或多个限流器件的CMOS电路的一部分的示例性电路图；图3描绘了其中沿电路的电源总线和接地总线两者形成了一个或多个限流器件的CMOS电路的一部分的示例性电路图；图4描绘了一个pnpn二极管结构的示例性结构；图5描绘了一种用于调整CMOS电路内的限流器件的大小以防止该电路内的锁增的方法的流程图；图6a描绘了包括pnpn二极管结构和电阻器的I-V图的曲线图；以及图6b描绘了包括pnpn二极管结构和旁栅晶体管的I-V图的曲线图。
虽然本发明可以包括各种修改和替换形式，但仍以附图中示例的形式示出并将在此详细描述其具体实施例。然而应该认识到，这些附图和详细描述并不意味着将本发明限于所公开的具体形式，而是正相反，本发明将覆盖落入由所附权利要求书限定的本发明精神和范围内的全部修改、等效技术方案和替换。
较佳实施例的详细描述现转向附图，其中示出了其中沿其电源总线和/或接地总线排列限流器件的CMOS电路的示例性实施例。更具体地，图1a示出了沿着CMOS电路10的电源总线12形成的电阻RL。图1b示出了沿着CMOS电路20的电源总线22形成的p沟道旁栅晶体管26。图2中示出的CMOS电路30具有沿其接地总线34排列的限流器件，而图3中示出的CMOS电路40包括分别沿其电源总线42和接地总线44排列的限流器件46和48。如下将具体参考每个电路所包含的限流器件的排列和类型对以上每个电路进行详细描述。除了限流器件之外，图1a至图3中描绘的CMOS电路还包括寄生电阻Rw和Rs，分别指代用以在电路内形成PMOS和NMOS晶体管互补组的阱区和衬底的寄生电阻。
如图1a至图3所示，CMOS电路包括寄生双极型晶体管PNP和NPN。这些寄生的双极型晶体管是用于在电路内制造PMOS晶体管和NMOS晶体管互补组的多次扩散的结果。如上所述，当p沟道晶体管的源/漏区用作发射极、PMOS晶体管的n阱用作基极而p型掺杂衬底用作集电极时，可以在n阱CMOS电路内形成寄生的PNP双极型晶体管。此外，在n沟道晶体管的源/漏区用作发射极、n沟道晶体管的衬底连接带用作基极、而p沟道晶体管的n阱用作集电极时，可以在n阱CMOS电路中形成寄生的NPN双极型晶体管。寄生双极型晶体管的n型和p型区与其内p阱用作PNP晶体管的集电极和NPN晶体管的基极的p阱CMOS电路略微不同。在这一电路中，n掺杂的衬底用作NPN晶体管的集电极和PNP晶体管的基极。而在n阱CMOS电路中，每个PMOS和NMOS器件的源极和漏极分别用作PNP和NPN晶体管的发射极。
虽然未示出，但是PNP和NPN双极型晶体管以及电阻Rw和Rs的电路是表示在高电压源Vcc和低电压源Vss之间的存储器单元阵列的CMOS电路10、20、30和40中的多个器件中的一个。因此，包括在电路10、20、30和40内的限流器件可用于限制通过整个存储器阵列的电流，而非仅限制图1a至图3所示的PNP和NPN双极型晶体管和电阻Rw和Rs的电路。而在其它实施例中，限流器件可被排列成仅限制流经阵列内存储器单元的一个子集的电流，诸如流经阵列的一列或一行以及多行多列阵列内的一组存储器单元的电流。
在寄生双极型晶体管的合并区内形成的pnpn二极管结构如图4所示。因为PNP和NPN双极型晶体管的基极和集电极区相连，所以这一结构可在每个CMOS电路10、20、30和40中形成。这一共享区在图4中被编号为n1和p2。为进一步解释锁增现象，将结合其中示出了pnpn二极管结构的示例性电流-电压(I-V)图的图6a和6b来讨论图4所示的pnpn二极管结构。图6a和6b的区别是它们分别包含电阻器和p沟道旁栅晶体管的I-V特性。如下将参考图5进一步解释结合pnpn二极管结构的I-V图对这一I-V特性的使用。然而将结合图4讨论对pnpn二极管结构的I-V特性的描述，而非对电阻器和p沟道旁栅晶体管I-V特性的描述，以解释其与CMOS电路内的锁增的关系。
如图4所示，在图1a至图3中被引用为电压源Vcc和Vss的阳极和阴极之间插入pnpn二极管结构。此外，在图4中示出的pnpn二极管结构中形成三个结J1、J2和J3。当只有极小的电流流经pnpn二极管结构时，该器件被称为处于“截止”、“正向阻塞”或“高阻抗”状态。在这一状态中，J1和J3结为弱正向偏压，而结J2为弱反向偏压。这一状态中的I-V特性由图6a和6b中所示的pnpn二极管I-V图的第一部分表示。更具体地，图中示出电流从零电流随电压增加而稳定增加的部分表示该器件的“截止”状态。
对“弱”偏压结的参考通常指的是具有小于结的内建电压或电势的结。而相反地，对“强”偏压结的参考指的是具有大于结的内建电压或电势的结。例如，在某些应用中，弱正向偏压结可以指偏压小于约0.7V的结，而强正向偏压结可以指偏压大于约0.7V的结。尽管如此，但用于区分弱和强正向偏压结的电压电平取决于包含该结的器件的设计规范可以更低或更高。此外，区别弱和强反向偏压结的电压电平可以与正向偏压结的不同。在某些情况中，强偏压结可以强到足以影响相邻的弱偏压结的偏压，诸如如下将详述的pnpn二极管结构的两个末端结正向偏压到足以将该二极管结构的中间结正向偏压的情况。
如图6a和6b所示，电压在I-V特性部分到达被称为触发点的点时开始下降。触发点在图6a和6b中被标记为分别指代电压和电流触发点的Vtrig和Itrig。在这一点上，结J1和J3由于再生双极型作用发生强正向偏压，其中npn集电极电流的一部分变为pnp基极电流，而该基极电流会被pnp双极型晶体管进一步放大从而导致更大的pnp集电极电流。更大pnp集电极电流的一部分变为npn基极电流，而该基极电流又被npn双极型晶体管进一步放大从而导致更大的npn集电极电流。于是pnp和npn集电极电流的反复增加固有地增大了各结的正向偏压。
在触发点之后，器件呈现出有差别的负电阻(即，电压随着电流稍许增加而急剧下降)。在I-V特性的这一部分中，器件从“截止”状态转换成也可被称为“低阻抗”或“正向传导”状态的“导通”状态。此外，因为图4中区p2比区n1的电势要高，所以结J2就从反向偏压改变为正向偏压。一旦pnpn二极管结构完全转换成“导通”状态，电流就急剧增大而电压则稍有增加。I-V图内出现这一改变的点被称为保持电平，并在图6a和6b中被标记为Ihold和Vhold以分别指电流和电压电平。如果该电流能够提供保持电平以上的电流，那么该器件即使在触发电流源被移除的情况下也能保持锁存这一状态。CMOS电路内的锁增可由各种机制引起，包括但不限于终端过电压应力、瞬时位移电流和诸如中子或α辐射等电离辐射。在此描述的电路被配置成减少或消除这些引发锁增的原因。更具体地，在此描述的电路包括沿着该电路电源总线和接地总线中的至少一条放置的限流器件，使得其中的pnpn二极管结构的结可以被维持为反向偏压。
返回图1a至图3，示出了其中限流器件沿电路的电源总线或接地总线排列的CMOS电路的示例性实施例。更具体地，图1a和图1b示出了其中限流器件沿着CMOS电路的电源总线排列的实施例。图1a示出了沿着CMOS电路10的电源总线12形成的电阻RL，而图1b示出了沿着CMOS电路20的电源总线22形成的p沟道旁栅晶体管26。在此使用的“旁栅晶体管”通常指的是其源极端和漏极端之一或全部不直接耦合到电路电源的晶体管。换言之，旁栅晶体管可以指的是其源极端和漏极端中只有一个或没有一个直接与电路的电源相耦合。以此方式，旁栅晶体管通常指的是其源极端和漏极端中至少有一个从未达到过它间接耦合的电源的电势的晶体管。例如，电路20中的p沟道旁栅晶体管26具有与电压源Vcc直接联接的一个节点以及不与电压源Vss直接联接的另一个节点。可选地，如下将参考图2和图3描述的沿着电路的接地总线排列的n沟道旁栅晶体管可以具有与电压源Vss直接联接的一个节点以及不与电压源Vcc直接联接的另一个节点。在其它情况下，在此描述的电路的p沟道和n沟道旁栅晶体管的源极和漏极节点可以都不与电压源Vcc或Vss直接耦合。
分别包括在电路10和20内的电阻器和p沟道旁栅晶体管可用来使电流从电源总线12和22中漏出以使得流经各电路的电流总量降至电路内的pnpn二极管结构的保持电流电平以下。在某些实施例中，在此描述的电路在电路的电源总线和/或接地总线上可以包括一个以上限流器件。于是，在某些实施例中，CMOS电路10可以包括沿着电源总线12排列的多个电阻器。此外，CMOS电路20在某些情况下可以包括沿着电源总线22排列的多个p沟道旁栅晶体管。在另一些实施例中，CMOS电路10和/或20可以包括沿其电源总线排列的p沟道旁栅晶体管和电阻器的组合。
图2和图3示出了其中CMOS电路包括沿其接地总线排列的限流器件的替换实施例。更具体地，图2示出了限流器件36沿其接地总线34排列的CMOS电路30。在这一实施例中，CMOS电路30的电源32上不接有限流器件。但在其它实施例中，在此描述的电路可以包括沿电路的电源总线和接地总线两者排列的限流器件。例如，图3示出了包括分别沿电源总线42和接地总线44排列的限流器件46和48。图2和图3中的限流器件36、46和48被示为块以指示任何种类、任何数量的限流器件或它们的组合可以被排列在电路的电源总线上。更具体地，图2和图3中的限流器件36和48可包括一个或多个电阻器和/或一个或多个n沟道旁栅晶体管，而限流器件46可以包括一个或多个电阻器和/或一个或多个p沟道旁栅晶体管。
一般而言，参考图1a至图3描述的CMOS电路可以具有沿其电源总线和/或接地总线的任何部分排列的限流器件。例如，一个或多个限流器件可以沿着被配置成为电路内的全部器件供电的电源总线的一部分排列。更具体地，一个或多个限流器件可以沿着在被配置成为电路的存储器阵列内的全部存储器单元供电的高电压源Vcc附近的电源总线的一部分排列。在其它实施例中，一个或多个限流器件另外或可选地可以沿着为电路内的存储器单元的一个子集提供电流的电源总线的一部分排列。例如，一个或多个限流器件可以沿着为CMOS晶体管的存储器阵列的单行或单列提供电流的电源总线一部分排列。另外地或可选地，一个或多个限流器件可以沿着被配置成为驻留在多行多列内的一组存储器单元供电的电源总线的部分排列。为存储器单元的子集供电的电源总线的部分可以是从为电路内的所有器件提供电流的高电压源Vcc附近的电源总线部分中划分出的部分。
沿着为存储器阵列的一行或两行和/或一列或两列提供电流的电源总线的一部分排列限流器件的优点是可以减少冗余度修复的存储器阵列的可靠性劣化。存储器阵列内的冗余度涉及可用作对被发现有缺陷的制造行和列的替代的备用行和列的创建。在存储器阵列内还设置了附加电路以控制允许用备用列或行来替代有缺陷的列或行的物理编码。行冗余度修复的概念涉及分别用好的位线或字线代替坏的位线或字线。要修复的列或行并非被物理替换，而是被逻辑替换。更具体地，只要列或行地址被调用，就将该地址与已知的坏列或行地址相比较。如果地址比较产生一匹配，则就激活替换的位线或字线以代替损坏的位线或字线。
如上所述，用于防止传统存储器阵列电路内的锁增的方法是在该存储器阵列的每个存储器单元内并入阱区或触点。因为阱区和触点的制造易受工艺影响，所以阵列内锁增的可能性在不同存储器单元之间会有所变化。结果就使得在通过冗余度修复存储器阵列时存在可靠性风险。在此描述的电路优选地消除了存储器单元内锁增的可能性，或者至少降低了锁增在整个阵列内基本类似的可能性。结果，能减少冗余度修复的存储器单元的可靠性劣化。对包括备用列和行在内的阵列的每一个或两个行或列具有限流器件的实施例可以显著地减小冗余度修复的存储器单元的可靠性劣化。
接地总线通常以栅格图案配置以便能被用作诱发电流流经电路内多个器件的负电源。因此，一个或多个限流器件可以沿接地总线的任何部分排列，并且对防止电路内的锁增具有与限流器件沿接地总线的另一部分排列时相比基本相同的影响。然而在未以栅格图案排列接地线的实施例中，限流器件沿着接地线的排列在某些情况下可以专用于限制流经电路内器件子集的电流。在任何情况下，一个或多个限流器件可以另外或替换地沿着接近低电压源Vss的接地线的一部分排列以便限制流经电路内全部器件的电流。
如上所述，在此描述的电路可以包括一个或多个限流器件。更具体地，这些电路可以包括沿着电源总线或接地总线的相同部分排列的一个或多个限流器件。在其它实施例中，这些电路可以包括沿着电源总线和/或接地总线的多个不同部分排列的一个或多个限流器件。此外，在其中多个限流器件沿着电路的电源总线和/或接地总线排列的实施例中，所包括的限流器件的大小可以相似或不同。更具体地，限流器件可被配置成限制相似量或不同量的电流。在某些情况下，可以为电路的不同部分优化限流器件的数量、大小和位置。
如上所述，图6a和6b除了示出pnpn二极管结构的I-V特性之外，还分别示出了电阻器和旁栅晶体管的I-V特性。这些线可用于调整限流器件的大小以便防止电路内的锁增。换言之，将pnpn二极管结构和电阻器和/或旁栅晶体管的I-V特性相关允许用足以维持pnpn二极管结构的结为反向偏压的限流器件来设计电路。以此方式，限流器件可被称为被“配置”成防止存储器单元内的锁增。概述这一设计过程的方法的流程图在图5中示出并将结合图6a和6b进行讨论。如图5所示，该方法可包括框50，其中创建排列在CMOS电路内的pnpn二极管结构的I-V图，其中该CMOS电路不含有沿其电源总线排列的限流器件。虽然pnpn二极管结构的I-V图可以依据排列器件的设计特性而略微变化，但是其基本形状以及诸如触发点和保持点等关注点仍保持基本相同。于是，以上参考图6a和6b讨论的pnpn二极管结构的I-V特性可与框50内参考的I-V图相关。框50内参考的I-V图的形成较佳地可以通过仿真程序获得，但也可通过手动手段来获得。
如图5所示，该方法在框52处继续以便根据在框50中创建的I-V图来确定pnpn二极管结构的保持电流电平。如上所述，保持电流电平指的是即使在移除触发电流之后仍足以维持电路被锁存的电流电平。这一电平在图6a和图6b中被称为Ihold。该方法在图5中的框54处继续，其中要沿着与在框50中参考的用于创建I-V图的CMOS电路具有类似设计规范的第二CMOS电路的电源总线放置的限流器件的大小被调整以使得流经第二CMOS电路的电流不超过该电路内pnpn二极管结构的保持电流电平。这一步骤可以包括选择具有与pnpn二极管的I-V图在低于保持电流电平的电平处相交的I-V特性的限流器件。该选择可以通过绘制示例性限流器件的I-V特性以确定该线是否在低于保持电流电平处与pnpn二极管结构的电流-电压图相交来进行。可以使用仿真程序进行或手动完成这一绘制。在其中多个限流器件沿着CMOS器件的电源总线排列的实施例中，可以连同pnpn二极管结构的I-V特性一起绘制表示限流器件的组合的I-V特性。以此方式，可调整限流器件的大小以使得这些器件的组合的I-V特性能在低于保持电流电平处与pnpn二极管结构的电流-电压图相交。
在某些情况下，该方法包括调整将要沿着第二CMOS电路的电源总线放置的限流器件的大小以使得流经第二CMOS电路的电流不超过pnpn二极管结构的I-V图的触发电流电平。这一步骤可包括选择具有如图6a和6b所示在低于触发电流电平处与pnpn二极管结构的I-V图相交的I-V特性的限流器件。如同选择具有在低于保持电流电平处与pnpn二极管结构的I-V图相交的I-V特性的限流器件一样，选择具有在低于触发电流电平处与pnpn二极管结构的I-V图相交的I-V特性的限流器件可以包括调整单个限流器件或多个限流器件的大小。
已从本公开中获益的本领域普通技术人员将会认识到，可以认为本发明能够提供被配置成防止锁增而不会增大存储器单元尺寸的CMOS电路。在本领域普通技术人员阅读了这一描述之后本发明各方面的修改和可选实施例将变得显而易见。例如，可以将在此描述的电路和方法并入含有CMOS晶体管的任何存储器设备中。此外，在此描述的电路可以包括减少和/或消除存储器单元的锁增的任何其他方法。更具体地，在此描述的电路可以另外地包括阱区和/或衬底和阱触点以防止存储器单元内的锁增现象。所附权利要求书旨在被解释以包括全部这些修改和变化，因此说明书和附图应被认为示意性而非限制性的。
权利要求
1.一种微电子电路，包括一组互补场效应(CMOS)晶体管；耦合至所述一组CMOS晶体管的电源总线；以及沿着所述电源总线排列的限流器件，其中所述限流器件被配置成防止所述CMOS晶体管的锁增。
2.如权利要求1所述的微电子电路，其特征在于，所述限流器件是电阻器。
3.如权利要求1所述的微电子电路，其特征在于，所述限流器件是p沟道场效应晶体管旁栅。
4.如权利要求1所述的微电子电路，其特征在于，所述一组互补场效应(CMOS)晶体管被排列在存储器单元的阵列中，且其中所述限流器件沿着被配置成为所述存储器单元的子集供电的所述电源总线的一段排列。
5.如权利要求4所述的微电子电路，其特征在于，所述存储器单元的子集是所述存储器单元的单列或单行。
6.如权利要求4所述的微电子电路，其特征在于，所述存储器单元的子集是被排列在所述多列和多行存储器单元内的一组存储器单元。
7.如权利要求1所述的微电子电路，其特征在于，所述限流器件被配置成将在所述电源总线上供应的电流限制在小于所述电路的触发电流电平的电平上。
8.如权利要求1所述的微电子电路，其特征在于，还包括耦合至所述一组CMOS晶体管的接地总线；以及沿着所述接地总线排列以帮助防止所述CMOS晶体管内的锁增的另一限流器件。
9.如权利要求1所述的微电子电路，其特征在于，所述限流器件被配置成防止所述电路上由包括α粒子和宇宙射线在内的高能辐射引起的锁增。
10.如权利要求1所述的微电子电路，其特征在于，所述限流器件被配置成防止由所述电路内的电流注入缺陷引起的锁增。
11.如权利要求1所述的微电子电路，其特征在于，所述限流器件被配置成消除所述CMOS晶体管的单事件锁增。
12.一种集成电路，包括在电源总线和接地总线之间插入的寄生pnpn二极管结构；以及沿着所述接地总线排列的限流器件，其中所述限流器件被配置成维持所述寄生pnpn二极管结构的结为反向偏压。
13.如权利要求12所述的集成电路，其特征在于，所述限流器件是电阻器。
14.如权利要求12所述的集成电路，其特征在于，所述限流器件是n沟道场效应晶体管旁栅。
15.如权利要求12所述的集成电路，其特征在于，还包括沿着所述电源总线排列的电阻器。
16.如权利要求12所述的集成电路，其特征在于，还包括沿着所述电源总线排列的p沟道场效应晶体管旁栅。
17.一种方法，包括创建被排列在第一CMOS电路内的pnpn二极管的电流-电压图，所述第一CMOS电路沿所述电路的电源总线没有排列限流器件；根据所述电流-电压图确定保持电流电平；以及调整限流器件的大小以沿着包含与所述第一CMOS电路类似的设计规范的第二CMOS电路的电源总线放置，以使流经所述第二CMOS电路的电流不超过所述保持电流电平。
18.如权利要求17所述的方法，其特征在于，所述调整大小的步骤包括选择具有在低于所述保持电流电平处与所述pnpn二极管结构的电流-电压图相交的电流-电压特性的限流器件。
19.如权利要求17所述的方法，其特征在于，还包括根据所述电流-电压图中确定触发电流电平；以及调整所述限流器件的大小以沿着所述第二CMOS电路的电源总线放置，以使流经所述第二CMOS电路的电流不超过所述触发电流电平。
20.如权利要求19所述的方法，其特征在于，所述调整大小的步骤包括选择具有在低于所述触发电流电平处与所述pnpn二极管结构的电流-电压图相交的电流-电压特性的限流器件。
全文摘要
提供了一种CMOS电路(40)，其中包括沿着该电路电源总线(42)或接地总线(44)排列的限流器件(46，48)。限流器件(46，48)被配置成防止CMOS电路(40)的锁增。更具体地，限流器件(46，48)被配置成维持寄生pnpn二极管结构的结为反向偏压。还提供了一种方法，该方法包括创建被排列在沿其电源总线没有排列限流器件的第一CMOS电路内的pnpn二极管结构的电流－电压图。此外，该方法还包括根据该电流－电压图确定保持电流电平，以及调整限流器件的大小以沿着包含与该第一CMOS电路类似的设计规范的第二CMOS电路的电源总线放置，以使流经该第二CMOS电路的电流不超过保持电流电平。
文档编号H02H9/02GK101032026SQ200580020516
公开日2007年9月5日 申请日期2005年6月13日 优先权日2004年6月25日
发明者R·M·凯普勒, S·沙里夫扎得 申请人:柏树半导体公司