一种半导体电路的制作方法
【专利摘要】本发明公开了一种半导体电路，包括一控制电路、一输出级电路和一保护电路。其中，该输出级电路具有一输出端点并电性连接至该控制电路，该输出级电路包括一第一横向扩散MOS晶体管(LDMOS)及一第二LDMOS；该保护电路包括一第一双载子接面晶体管(BJT)、一第一肖特基二极管以及一第二肖特基二极管。第一肖特基势垒覆盖于第一基区的一部分与第一掺杂区的一部分。第二肖特基势垒覆盖于第二基区的一部分与第二掺杂区的一部分。
【专利说明】一种半导体电路
[0001]本申请是分案申请，母案的申请号:201110132612.2，申请日:2011年5月17日，名称:内嵌肖特基二极管的双载子接面晶体管半导体结构。
【技术领域】
[0002]本发明是有关于一种半导体结构及半导体电路。
【背景技术】
[0003]现今的智能型功率应用广泛采用BICM0S-DM0S(B⑶)工艺。由于横向扩散MOS晶体管(Lateral Diffus1n MOS, LDM0S)具有低导通电阻的特性，智能型功率集成电路通常使用LDMOS进行切换。由于低导通电阻的特性，故LDMOS装置在进行静电放电时的静电放电电流主要会发生在表面中或是漏极边缘。如此一来，LDMOS装置的表面接面区会因大电流及高电场而受到破坏。通常LDMOS装置的静电放电防护效能是视其总宽度及表面或是横向规则而定。然而，基于低导通电阻的电性需求，不能增加表面或横向规则来提高静电放电防护效能。是故，如何设计出具较佳效能的静电放电防护结构是当前主要课题之一。
【发明内容】
[0004]本发明是有关于一种半导体结构及半导体电路，用以在BICMOS-DMOS(Bra)工艺中将肖特基二极管内嵌于静电放电(ESD)双载子接面晶体管(BJT)装置，以保护横向扩散MOS 晶体管(LDMOS)。
[0005]根据本发明的第一方面，提出一种半导体结构，包括一第一讲、一第二讲、一第三阱、一第一掺杂区、一第二掺杂区、一第三掺杂区、一第四掺杂区、一第五掺杂区、一第一基区、一第二基区、一第一肖特基势垒以及一第二肖特基势垒。第二阱跟第一阱隔开。第三阱形成于第一阱与第二阱之间。第一掺杂区形成于第三阱的一表面中。第二掺杂区形成于第三阱的表面中。第三掺杂区形成于第一掺杂区与第二掺杂区之间并跟第一掺杂区与第二掺杂区隔开，第三掺杂区电性连接至第一掺杂区与第二掺杂区。第四掺杂区形成于第一阱的一表面中。第五掺杂区形成于第二阱的一表面中并电性连接至第四掺杂区。第一基区形成于第一阱的表面中并跟第四掺杂区隔开。第二基区形成于第二阱的表面中并跟第五掺杂区隔开。第一肖特基势垒形成并覆盖于第一基区的一部分与第一掺杂区的一部分。第二肖特基势垒形成并覆盖于第二基区的一部分与第二掺杂区的一部分。其中，第一阱、第二阱、第三掺杂区、第四掺杂区及第五掺杂区具有一第一导电型，第三阱、第一掺杂区、第二掺杂区、第一基区及第二基区具有一第二导电型，第二导电型相反于第一导电型。
[0006]根据本发明的第二方面，提出一种半导体电路，包括一控制电路、一输出级电路以及一保护电路。输出级电路具有一输出端点并电性连接至控制电路。输出级电路包括一第一横向扩散MOS晶体管(LDMOS)及一第二 LDM0S。第一 LDMOS的一第一端接收一工作电压,第一 LDMOS的一第二端稱接至输出端点,第一 LDMOS的一控制端受控于控制电路。第二LDMOS的一第一端耦接至输出端点，第二 LDMOS的一第二端接收一地电压，第二 LDMOS的一控制端受控于控制电路。保护电路包括一第一双载子接面晶体管(BJT)、一第二 BJT、一第一肖特基二极管及一第二肖特基二极管。第一 BJT的一基极与一射极耦接至输出端点，第一 BJT的一集极接收工作电压。第二 BJT的一集极耦接至输出端点，第二 BJT的一基极与一射极接收地电压。第一肖特基二极管的一阳极耦接至第一 BJT的射极，第一肖特基二极管的一阴极耦接至第一 BJT的集极。第二肖特基二极管的一阳极耦接至第二 BJT的射极，第二肖特基二极管的一阴极耦接至第二 BJT的集极。
[0007]根据本发明的第三方面，提出一种半导体电路，包括一控制电路、一输出级电路以及一保护电路。输出级电路具有一输出端点并电性连接至控制电路。输出级电路包括一第一双重扩散MOS晶体管(DMOS)及一第二 DM0S。第一 DMOS的一第一端接收一工作电压，第一 DMOS的一第二端耦接至输出端点，第一 DMOS的一控制端受控于控制电路。第二 DMOS的一第一端稱接至输出端点，第二 DMOS的一第二端接收一地电压,第二 DMOS的一控制端受控于控制电路。保护电路包括一第一双载子接面晶体管(BJT)、一第二 BJT、一第一肖特基二极管及一第二肖特基二极管。第一 BJT的一基极与一射极耦接至输出端点，第一 BJT的一集极接收工作电压。第二 BJT的一集极耦接至输出端点，第二 BJT的一基极与一射极接收地电压。第一肖特基二极管的一阳极耦接至第一 BJT的射极，第一肖特基二极管的一阴极耦接至第一 BJT的集极。第二肖特基二极管的一阳极耦接至第二 BJT的射极，第二肖特基二极管的一阴极耦接至第二 BJT的集极。
[0008]为了对本发明的上述及其它方面有更佳的了解，下文特举一实施例，并配合所附图式，作详细说明如下:
【专利附图】
【附图说明】
[0009]图1绘示依照一实施例的半导体结构的示意图。
[0010]图2绘示依照一实施例的半导体电路的示意图。
[0011]图3绘示依照另一实施例的半导体结构的示意图。
[0012]【主要元件符号说明】
[0013]100、100’:半导体结构
[0014]110:衬底层
[0015]120:隐埋层
[0016]130:第一阱
[0017]132:第二阱
[0018]134:第三阱
[0019]140:第一掺杂区
[0020]142:第二掺杂区
[0021]144:第三掺杂区
[0022]146:第四掺杂区
[0023]148:第五掺杂区
[0024]150:第一基区
[0025]152:第二基区
[0026]160:第一肖特基势垒
[0027]162:第二肖特基势垒
[0028]170:第一绝缘区
[0029]172:第二绝缘区
[0030]180:第六掺杂区
[0031]182:第七掺杂区
[0032]190:第一栅极氧化层
[0033]192:第一多晶硅区
[0034]194:第二栅极氧化层
[0035]196:第二多晶硅区
[0036]200:半导体电路
[0037]210:控制电路
[0038]220:输出级电路
[0039]222:第一 LDMOS 或 DMOS
[0040]224:第二 LDMOS 或 DMOS
[0041]230:保护电路
[0042]232:第一 BJT
[0043]234:第二 BJT
[0044]236:第一肖特基二极管
[0045]238:第二肖特基二极管
【具体实施方式】
[0046]本发明所提出的半导体结构及半导体电路，利用在BICMOS-DMOS(Bra)工艺中将肖特基二极管内嵌于静电放电(ESD)双载子接面晶体管(BJT)装置，降低横向扩散MOS晶体管(LDMOS)或双重扩散MOS (DMOS)的反向复原时间，故可在ESD事件发生时保护LDMOS或DMOS。
[0047]请参照图1，其绘示依照一实施例的半导体结构的示意图。图1所示的半导体结构100可用标准B⑶工艺制造，并可应用于LOCOS工艺、浅沟道绝缘工艺、深沟道绝缘工艺、SOI工艺、N(P)-EPI及非EPI工艺。半导体结构100包括一衬底层110、一隐埋层(buriedlayer) 120、一第一阱130、一第二阱132、一第三阱134、一第一掺杂区140、一第二掺杂区142、一第三掺杂区144、一第四掺杂区146、一第五掺杂区148、一第一基区150、一第二基区152、一第一肖特基势鱼(Schottky barrier) 160、一第二肖特基势鱼162、一第一绝缘区170以及一第二绝缘区172。
[0048]于图1中，隐埋层120、第一阱130、第二阱132、第三掺杂区144、第四掺杂区146及第五掺杂区148具有一第一导电型，衬底层110、第三阱134、第一掺杂区140、第二掺杂区142、第一基区150及第二基区152具有一第二导电型，第二导电型相反于第一导电型。其中，第一导电型例如为N型，第二导电型例如为P型，但并不限于此，可视设计需求而定。
[0049]隐埋层120形成于衬底层110上。第一阱130形成于隐埋层120上。第二阱132形成于隐埋层120上并跟第一阱130隔开。第三阱134形成于第一阱130与第二阱132之间。第一掺杂区140形成于第三阱134的一表面中。第二掺杂区142形成于第三阱134的表面中。第三掺杂区144形成于第一掺杂区140与第二掺杂区142之间并跟第一掺杂区140与第二掺杂区142隔开。如图1所示，第三掺杂区144电性连接至第一掺杂区140与第二掺杂区142。
[0050]第四掺杂区146形成于第一阱130的一表面中。第五掺杂区148形成于第二阱132的一表面中并如图1所示电性连接至第四掺杂区146。如图1所暗示，第三掺杂区144、第一掺杂区140及第四掺杂区146分别作为一第一 BJT的射极、基极及集极而形成第一 BJT。同样地，如图1所暗示，第三掺杂区144、第二掺杂区142及第五掺杂区148分别作为一第二BJT的射极、基极及集极而形成第二 BJT。
[0051]第一基区150形成于第一阱130的表面中并跟第四掺杂区146隔开。第二基区152形成于第二阱132的表面中并跟第五掺杂区148隔开。第一基区150及第二基区152亦可由其它第二导电型层所形成。第一肖特基势垒160形成并覆盖于第一基区150的一部分与第一掺杂区140的一部分。第二肖特基势垒162形成并覆盖于第二基区152的一部分与第二掺杂区142的一部分。第一肖特基势垒160及第二肖特基势垒162可以使用TiS1、CoSi, PtSi或ErSi形成，并不限制。如图1所暗示，二个肖特基二极管形成并分别与第一BJT跟第二 BJT并联。
[0052]第一绝缘区170覆盖于第三阱134的一部分并隔开第一掺杂区140与第三掺杂区144。第二绝缘区172覆盖于第三阱134的一部分并隔开第二掺杂区142与第三掺杂区144。其中，第一绝缘区170以及第二绝缘区172例如包含场氧化层(Field Oxide，FOX)。
[0053]请参照图2,其绘示依照一实施例的半导体电路的示意图。半导体电路200包括一控制电路210、一输出级电路220以及一保护电路230。输出级电路220具有一输出端点O并电性连接至控制电路210。输出级电路220包括一第一 LDMOS或DM0S222及一第二 LDMOS或 DM0S224。第一 LDMOS 或 DM0S222 为高侧 LDMOS 或 DMOS，第一 LDMOS 或 DM0S222 的一第一端接收一工作电压Vc，第一 LDMOS或DM0S222的一第二端耦接至输出端点0，第一 LDMOS或DM0S222的一控制端受控于控制电路210。第二 LDMOS或DM0S224为低侧LDMOS或DM0S，第二 LDMOS或DM0S224的一第一端耦接至输出端点0，第二 LDMOS或DM0S224的一第二端接收一地电压GND，第二 LDMOS或DM0S224的一控制端受控于控制电路210。
[0054]保护电路230包括一第一 BJT232、一第二 BJT234、一第一肖特基二极管236及一第二肖特基二极管238。第一 BJT232的一基极与一射极耦接至输出端点0，第一 BJT232的一集极接收工作电压Vc。第二 BJT234的一集极耦接至输出端点O,第二 BJT234的一基极与一射极接收地电压GND。第一肖特基二极管236的一阳极耦接至第一 BJT232的射极，第一肖特基二极管236的一阴极耦接至第一 BJT232的集极。第二肖特基二极管238的一阳极耦接至第二 BJT234的射极，第二肖特基二极管238的一阴极耦接至第二 BJT234的集极。
[0055]在图2中的保护电路230的结构实质上如同图1所示的半导体结构100。如此一来，在标准BCD工艺中不需增加任何一层即可以形成保护电路230的半导体结构100。利用第一 BJT232及第二 BJT234为NPN BJT的特性，可以在ESD事件发生时快速地把输出级电路220所产生的ESD电流导掉。在半导体电路200的输出级电路220中，由于使用二个LDMOS或DMOS进行同步转换，故低侧的第二 LDMOS或DM0S224必须要降低反向复原时间以减少切换功率损失。由于第一肖特基势垒160及第二肖特基势垒162，故内嵌的肖特基二极管在反向偏压时减少漏电流，进而降低低侧第二 LDMOS或DM0S224的切换功率损失。
[0056]此外，亦可以在半导体结构100中形成多个BJT并联以增加ESD防护能力。请参照图3，其绘示依照另一实施例的半导体结构的示意图。相较于半导体结构100，半导体结构100’更包括一第六掺杂区180、一第七掺杂区182、一第一栅极氧化层190、一第一多晶硅区192、一第二栅极氧化层194以及一第二多晶硅区196。其中，第六掺杂区180及第七掺杂区182具有第一导电型。第六掺杂区180形成于第三阱134的表面中并跟第三掺杂区144隔开。第一栅极氧化层190形成于第三阱134的表面上并邻接于第三掺杂区144与第六掺杂区180之间。第一多晶硅区192形成于第一栅极氧化层190之上。第七掺杂区182形成于第三阱134的表面中并跟第三掺杂区144与第六掺杂区180隔开。其中，第六掺杂区180与第七掺杂区182电性连接至第三掺杂区144。第二栅极氧化层194形成于第三阱134的表面上并邻接于第三掺杂区144与第七掺杂区182之间。第二多晶硅区196形成于第二栅极氧化层194之上。
[0057]本发明上述实施例所发明的半导体结构及半导体电路，用以在BCD工艺中将肖特基二极管内嵌于ESD BJT装置，可以改善ESD BJT装置在ESD事件发生时的导通速度并降低LDMOS或DMOS的反向复原时间，故可有效降低被保护装置的风险或及内部电路损坏的可能性，进而得以在ESD事件期间及高压装置导通前做好ESD防护。
[0058]综上所述，虽然本发明已以多个实施例揭露如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【权利要求】
1.一种半导体电路,包括: 一控制电路； 一输出级电路，具有一输出端点并电性连接至该控制电路，该输出级电路包括: 一第一横向扩散MOS晶体管(LDMOS)，该第一 LDMOS的一第一端接收一工作电压，该第一 LDMOS的一第二端耦接至该输出端点，该第一 LDMOS的一控制端受控于该控制电路；及一第二 LDM0S，该第二 LDMOS的一第一端耦接至该输出端点，该第二 LDMOS的一第二端接收一地电压，该第二 LDMOS的一控制端受控于该控制电路；以及一保护电路，包括: 一第一双载子接面晶体管(BJT),该第一 BJT的一基极与一射极I禹接至该输出端点,该第一 BJT的一集极接收该工作电压； 一第二 BJT，该第二 BJT的一集极耦接至该输出端点，该第二 BJT的一基极与一射极接收该地电压； 一第一肖特基二极管，该第一肖特基二极管的一阳极耦接至该第一 BJT的该射极，该第一肖特基二极管的一阴极耦接至该第一 BJT的该集极；以及 一第二肖特基二极管，该第二肖特基二极管的一阳极耦接至该第二 BJT的该射极，该第二肖特基二极管的一阴极耦接至该第二 BJT的该集极。
2.根据权利要求1所述的半导体电路，其中该保护电路更包括: 一第三BJT，该第三BJT的一基极与一射极耦接至该输出端点，该第三BJT的一集极接收该工作电压；以及 一第四BJT，该第四BJT的一集极耦接至该输出端点，该第四BJT的一基极与一射极接收该地电压。
【文档编号】H02H9/00GK104201174SQ201410341557
【公开日】2014年12月10日 申请日期:2011年5月17日 优先权日:2011年5月17日
【发明者】陈永初, 陈信良 申请人:旺宏电子股份有限公司