专利名称：半导体装置的制作方法
技术领域：
本发明涉及可对延迟量作精确调整的半导体装置。
背景技术：
图12是关于以往在两个双稳触发器之间的数据转送中出现时钟歪斜(SKEW)问题的说明图。图13(a)所示为正常情况下的时间图，图13(b)所示为存在问题情况下的时间图。
图12中，双稳触发器(以下称FF)的输出在到达下一FF前出现若干延迟。例如，如该图所示，在Q～Q1处发生了5ns的延迟。本例中，两个FF的时钟信号以完全相同的定时变化时，如图13(a)所示，第二个FF的输出在一个周期后变化。
但是，两个时钟信号变化的定时有差异时，例如图13(b)所示在CK2处出现7ns延迟时，也就是存在大于同一数据延迟(5ns)的延迟时，第二个FF的输出以可以视为同一的定时变化。
如果发生这样的情况，由于定时信号以跟预定值不同的定时发生，多个比特构成的数据信号的特定比特的定时发生改变，成为表观上数值改变等半导体装置的误动作产生的原因。
如上所述，如果同一时钟信号域内FF的时钟信号定时存在歪斜，数据闩锁或定时就会出错，产生误动作。
为了解决这一问题，采用时钟信号树形合成(Clock TreeSynthesis(CTS))或网状时钟信号生成，并进行以使歪斜在数据延迟以下为目的的设计。但是，以大规模系统的LSI中所有FF为对象进行CTS合成，由于EDA(电子设计自动化)工具的处理能力或结果得到的歪斜精度的波动较大等原因，并不总是上策；因此许多情况下，它们被分成多个组，然后以组为单位各自进行CTS或网状时钟信号生成。
在这种场合，每个时钟信号域组均会发生歪斜。为了调整这种每组出现的歪斜，在各组的根部接入用以补偿所述歪斜的延迟电路，以消除FF转送中的组间歪斜。
图14是关于通过传统的时钟脉冲驱动器来消除歪斜的结构的说明图。如图示，例如为了使作为CTS合成之结果得到的延迟为3ns的组A和7ns的组B的歪斜相一致，通过时钟脉冲驱动器在3ns的组A中插入5ns的延迟，并在在7ns的组A中插入1ns的延迟，将二者调整到8ns的延迟上，这样二者之间的歪斜就被消除了。
但是，在上述的歪斜消除方法中，半导体装置的延迟的绝对值对装置的正常动作会有大的影响。例如插入的5ns延迟和1ns延迟，在实际装置上分别成为具有加倍延迟的状态，这样一方的延迟为5×2+3＝13ns，另一方的延迟为1×2+7＝9ns，在两个时钟信号域组之间就出现了4ns的歪斜，致使正常的FF间转送不能进行。
再有，如果所有的延迟均线性地受到影响，一方的延迟为(5+3)×2＝16ns，另一方为(1+7)×2＝16ns，二者的延迟就变得相同。可是，半导体装置的延迟主要有布线延迟、层间电容引起的延迟和晶体管的漏电流Ids引起的延迟等，它们并非都线性地受到影响。因此，当仅由某个主要因素造成延迟的场合，该因素就成了发生歪斜的主要因素。
又，图15是传统的非重叠二相时钟信号生成电路的电路图，图16是表示传统的非重叠二相时钟信号的时间图。
作为将传统的半导体装置的延迟量准确调整的例子，可以举出如图15和图16所示的非重叠(Non Overlap)的生成两个时钟信号的电路。
所以称之为非重叠二相时钟信号，是因为两个时钟信号CKA、CKB的高电平从不互相重叠。并且，为了使时钟信号的上升沿和下降沿都得到利用，有时对高电平的宽度有意加以控制。图中，利用倒相器延迟，时钟信号的高电平宽度被有意削减至5ns。
但是，只是将倒相器串联来利用晶体管的延迟，当电路模拟所示的延迟和实际制造上的延迟之间的差异变大时，会出现意想不到的延迟，成为发生误动作的原因。
例如，即使要以1ns的非重叠宽度设计来获得5～7ns的时钟信号宽度，仅串联连接的延迟就会因半导体装置制造偏差的影响而有很大的变动，因此难以进行高精度的时钟信号宽度控制。
另外，在半导体装置中，在包含周期确定的时钟信号和与该时钟信号为同一周期或整数倍周期而相位不一致的时钟信号的系统中，时常要求生成相位取得一致的时钟信号。
但是，生成相位取得一致的时钟信号并不容易。
发明内容
发明要解决的问题存在的问题是，由于传统半导体装置具有上述的结构，而采用图14所示的通过时钟脉冲驱动器来消除歪斜的方法，会出现产生半导体装置制造偏差引起的延迟误差而使动作不能正常进行的情况。
并且，在图15所示的非重叠二相时钟信号生成电路中也存在这样的问题，即会发生半导体装置的制造偏差引起的延迟误差而使动作不能正常进行的情况。
另外，还存在这样的问题，即在包含周期确定的时钟信号和与该时钟信号为同一周期或整数倍周期而相位不一致的时钟信号的系统中，不容易生成相位取得一致的时钟信号。
本发明是为解决上述问题而构思的，旨在消除制造偏差引起的延迟误差，获得能进行补偿以达到要求延迟量的半导体装置。
本发明的目的在于获得这样的半导体装置，该装置能生成其相位跟输入时钟信号、与输入时钟信号为同一周期的时钟信号或具有为该输入时钟信号整数倍周期的时钟信号的相位取得一致的时钟信号。
解决问题的手级本发明的半导体装置设有修正信号生成部件，该部件按照与通过延迟测定部件测定的设定延迟量对应的实际延迟量生成对延迟列的连接数作出修正的修正信号，以使延迟部件的延迟列分别达到要求的延迟量。
本发明的半导体装置在延迟量测定部件中设有由用以使周期确定的时钟信号的相位改变的、其设定延迟量已被设定的多个延迟列串联而成的被测定延迟部件；对各延迟列输出的相位已改变的时钟信号，以输入的时钟信号或在该输入时钟信号的同一周期内的倍增频率的时钟信号的定时进行抽样，并将这些测定结果保存的测定结果保存部件；以及将所保存的测定结果中自延迟小的一方开始测定结果最初改变的改变点测出的改变点测出部件。
本发明的半导体装置，在被测定延迟部件中，使各由同一设定延迟量构成的多个延迟列串联连接。
本发明的半导体装置，在改变点测出部件中设有对由测定结果保存部件保存的测定结果中自延迟小的一方开始测定结果最初改变的改变点以外的改变点加以掩蔽的掩蔽部件。
本发明的半导体装置，在改变点测出部件中设有考虑当前测出的改变点和过去测出的改变点后进行改变点测出的平滑部件。
本发明的半导体装置，在改变点测出部件中设有将测出的改变点加以固定的改变点固定部件。
本发明的半导体装置，在延迟部件中设有由同一设定延迟量构成的多个延迟列，以及用以设定是否按照修正信号将各延迟列之间连接的延迟列连接部件。
本发明的半导体装置，在延迟部件中设有自延迟小的一方至延迟大的一方以2的乘方增加的方式对设定延迟量作了设定的多个延迟列，以及设定是否按照修正信号将各延迟列之间连接的延迟列连接部件。
本发明的半导体装置，在修正信号生成部件中按照“(延迟部件所要求的延迟量)×(设定延迟量)/(实际延迟量)”生成修正信号。
本发明的半导体装置，在修正信号生成部件中设有存储了查阅表的表存储部件，该查阅表中按照延迟部件所要求的延迟量列以及与由改变点测出部件测出的改变点相应的被测定延迟部件的设定延迟量列，预先设定了用以形成延迟部件所要求的延迟量的延迟列的连接数；本发明的半导体装置生成与对应该查阅表的延迟量的连接数相应的修正信号。
本发明的半导体装置，在被测定延迟部件中有多个延迟列串联连接，它们当中延迟小的一方的设定延迟量被设定得较小、延迟大的一方被设定得较大。
本发明的半导体装置，在修正信号生成部件中设有存储了查阅表的表存储部件，该查阅表中按照延迟部件所要求的延迟量列以及与由改变点测出部件测出的改变点相应的被测定延迟部件的其延迟小的一方的设定延迟量被设定得较小、延迟大的一方被设定得较大的设定延迟量列，预先设定了用以形成延迟部件所要求的延迟量的延迟列的连接数；本发明的半导体装置生成与对应该查阅表的延迟量的连接数相应的修正信号。
本发明的半导体装置中设有作为非重叠二相时钟信号生成部件的反馈延迟列设置的、由连接数可自由调整的延迟列构成的两个延迟部件；以及按照与经延迟测定部件测定的设定延迟量相对应的实际延迟量，以使延迟部件的延迟列达成各自所要求的延迟量为目的，生成用以修正延迟列的连接数的修正信号的修正信号生成部件。
本发明的半导体装置中设有由设定了用以使周期确定的时钟信号的相位改变的设定延迟量的多个延迟列串联而成的被测定延迟部件；以跟输入时钟信号同一周期的时钟信号或具有该输入时钟信号的整数倍周期的时钟信号的定时，对被测定延迟部件的各延迟列输出的相位改变了的时钟信号进行抽样，并将其测定结果加以保存的测定结果保存部件；将测定结果保存部件所保存的测定结果中自延迟小的一方开始测定结果最初改变的改变点测出的改变点测出部件；以及按照由改变点测出部件测出的改变点，选择并输出被测定延迟部件的延迟列输出的相位已改变的时钟信号的时钟信号输出选择部件。
图1是本发明实施例1的延迟量调整电路的结构图。
图2是改变点测出电路的详细电路图。
图3是延迟列的详细电路图。
图4是说明延迟量测定部件之原理的示图。
图5中(a)是本发明实施例1的作为修正信号生成部分使用的查阅表的说明图；(b)是基于查阅表的每个元件数的理论延迟量的说明图。
图6是用曲线表示的与元件数对应的理论延迟量的特性图。
图7中(a)是本发明实施例2的作为修正信号生成部分使用的查阅表的说明图；(b)是基于查阅表的每个元件数的理论延迟量的说明图。
图8是用曲线表示的与元件数对应的理论延迟量的特性图。
图9是表示本发明实施例3的延迟量调整电路的非重叠二相时钟信号生成电路的适用例的电路图。
图10是表示本发明实施例4的延迟量调整电路的二时钟信号间相位调整电路的适用例的电路图。
图11是表示本发明实施例4的二时钟信号间相位调整电路动作的时间图。
图12是表示传统的两个双稳触发器之间数据转送中出现时钟歪斜的说明图。
图13中(a)是正常时的时间图；(b)是表示出现时钟歪斜时的时间图。
图14是传统的用时钟信号驱动器消除时钟歪斜的结构的说明图。
图15是表示传统的非重叠二相时钟信号生成电路的电路图。
图16是表示传统的非重叠二相时钟信号的时间图。
符号说明1时钟信号CLK；2、3、54缓冲单元；4 1ns延迟列(延迟部件)；5被测定延迟电路(被测定延迟部件、延迟量测定部件)；6测定结果保存电路(测定结果保存部件、延迟量测定部件)；7改变点测出电路(改变点测出部件、延迟量测定部件)；8延迟列(延迟部件)；9修正信号生成电路(修正信号生成部件)；10修正信号生成部分；11修正信号选择部分；21掩蔽电路(掩蔽部件)；22平滑电路(平滑部件)；22a、22b、FF、22c多数逻辑电路；22d选择器(改变点固定部件)；31a～31c、33a～33d延迟列；32a～32c、34a～34d选择器(延迟列连接部件)；40非重叠二相时钟信号生成电路(非重叠二相时钟信号生成部件)；41a～41j倒相器；42a、42b“与非”电路；43a～43h选择器(延迟部件)；44解码器电路；51控制信号生成电路(时钟信号输出选择部件)；52时钟信号输出选择电路(时钟信号输出选择部件)；53a～53c选择器。
具体实施例方式
以下就本发明的一实施例进行说明。实施例1图1是本发明实施例1的延迟量调整电路(半导体装置)的结构图。图中，1指周期确定的时钟信号CLK，2、3指输入时钟信号CLK1的缓冲单元。
4是1ns延迟列(延迟部件)，按通过调整倒相器链元件数来分别达到1ns设定延迟量的要求设计；5是被测定延迟电路(被测定延迟部件)，它由多个1ns延迟列4串联连接而成，经缓冲单元2输入时钟信号CLK1后，用1ns延迟列4使时钟信号CLK1的相位发生改变。
6是测定结果保存电路(测定结果保存部件)，它由与1ns延迟列4的各级对应的多个双稳触发器(以下称FF)构成，以由被测定延迟电路5的各1ns延迟列4输出的相位已改变的时钟信号作为数据，以经由缓冲单元3输入的时钟信号CLK1的定时进行抽样，并将测定结果保存。
7是改变点测出电路(改变点测出部件)，它接受测定结果保存电路6中各FF的输出，从延迟小的一方开始测出测定结果最初发生从“0”->“1”变化的改变点。再有，由上述被测定延迟电路5、测定结果保存电路6和改变点测出电路7构成的延迟量测定部件，理论上可以测定与测定延迟量对应的实际延迟量。
8是延迟列(延迟部件)，各延迟列的延迟元件连接数可自由调整。本实施例1中的延迟列8，相当于表示传统技术的图14中在各时钟信号树形结构的根部插入的多个延迟列。
9是修正信号生成电路(修正信号生成部件)，它按照由改变点测出电路7测出的改变点，从理论上根据与测定延迟量对应的实际延迟量，生成对延迟列8的连接数进行修正的修正信号，以使各延迟列8形成的要求延迟量。修正信号生成电路9中设有修正信号生成部分10，它按照由改变点测出电路7测出的改变点，生成各延迟列8所要的对应于延迟量(0ns～3ns，间隔0.2ns)的修正信号(连接数)；以及修正信号选择部分11，它对应各延迟列8加以设置，在给各延迟列8输出选择信号的同时，向所选择的延迟列8输出修正信号。
图2是改变点测出电路的详细电路图，图中21是由“与非”电路和“或”电路构成的、将通过测定结果保存电路6保存的测定结果中从延迟小的一方开始测定结果最初改变的改变点以外的改变点掩蔽的掩蔽电路(掩蔽部件)。
22是考虑了当前测出的改变点和过去测出的改变点后进行改变点测出的平滑电路(平滑部件)。该平滑电路22中22a是保存上次掩蔽电路21的输出的FF，22b是保存多数决定结果的FF，22c是在这次的掩蔽电路21的输出、保存了上次掩蔽电路21输出的FF 22a的输出和保存了多数判定结果的FF 22b的输出之间作多数判定的多数逻辑电路，22d是通过另外提供的寄存器等外部或内部的模式信号将FF 22b的输出固定的选择器(改变点固定部件)。
图3是延迟列的详细电路图，图3(a)所示的电路由多个其设定延迟量被均等设定的延迟列构成，图3(b)所示的电路由多个其设定延迟量以2的乘方设定的延迟列构成。
图3(a)中，31a～31c为各由同一设定延迟量构成的多个延迟列，例如由倒相器链构成的延迟列。32a～32c是分别设于各延迟列31a～31c之间的、根据修正信号对是否在各延迟列31a～31c之间进行连接加以设定的选择器(延迟列连接部件)。
图3(b)中，33a～33d是其各自的设定延迟量从小到大以2的乘方增加的方式加以设定的多个延迟列。34a～34d是分别设置在33a～33d之间的、根据修正信号对是否在各延迟列33a～33d之间进行连接加以设定的选择器(延迟列连接部件)。
图4是说明延迟量测定部件之原理的示图。
图5(a)是本发明实施例1的作为修正信号生成部分使用的查阅表的说明图；图5(b)是基于查阅表的每个元件数的理论延迟量的说明图；图6是用曲线表示的每个元件理论延迟量的特性图。
以下进行动作说明。
本实施例1适应于这样的半导体装置，它们能进行修正，例如在传统技术的图14中所示的用时钟信号驱动器消除时钟歪斜的方法中，以消除因半导体装置制造偏差引起的延迟误差而形成要求延迟量。再有，作为其前提，被测定延迟电路5和延迟列8的实际延迟量(制造偏差引起的实际延迟量)对设定延迟量(由设计者设定的延迟量)的比例最好基本相同，可以采用相同的尺寸和布局来制造构成各延迟列的晶体管，以具有相同特性的复制电路来构成各延迟列。
图1中，缓冲单元2、3在输入时钟信号CLK1后，缓冲单元2将时钟信号CLK1输出至被测定延迟电路5，缓冲单元3将时钟信号CLK1作为抽样用时钟信号输出至测定结果保存电路6。
再有，给测定结果保存电路6的时钟信号，除了输入的时钟信号CLK1以外，也可以是跟输入时钟信号CLK1相同周期的时钟信号或具有整数倍输入时钟信号CLK1周期的时钟信号。
被测定延迟电路5中，通过设计成各有1ns设定延迟量的延迟列4，将输入的时钟信号CLK1依次延迟，从各个1ns延迟列4输出相位依次变化的时钟信号。
与1ns延迟列4的各级相对应的多个FF所构成的测定结果保存电路6中，以各1ns延迟列4输出的相位已改变的时钟信号作为数据，以通过缓冲单元3的时钟信号CLK1的上升沿的定时抽样测定，将测定结果保存为“0”或“1”。
图4是说明延迟量测定部件之原理的示图。再有，设时钟信号CLK1的周期为10ns，设各延迟列的设定延迟量为1ns，实际延迟量为如图4(a)、(b)、(c)所示的0.5ns、1ns、2ns的各列。
1ns延迟列4的各级使时钟信号CLK1延迟，但是由于半导体装置的制造偏差，产生了图4(a)、(b)、(c)所示的波形。在测定结果保存电路6中，通过以粗线表示的缓冲单元3的时钟信号CLK1的上升沿的定时对该波形进行抽样。由此，获得如图4(a)、(b)、(c)中以“0”、“1”表示的对应于设定延迟量的实际延迟量的测定结果。
例如，图4(a)中，“0”->“1”的改变点为第13级，图4(b)中为第6级，图4(c)中为第3级。
接着，在改变点测出电路7中，将测定结果保存电路6的各FF的输出输入，测出从延迟小的一方开始测量结果最初发生“0”->“1”改变的改变点。
但是，实际电路中，测定结果保存电路6的各FF的输出，有时会有两处以上的“0”->“1”改变。也就是，会有“00101”的情况。因此，如图2所示，在改变点检测电路7设置掩蔽电路21，将由测定结果保存电路6保存的测定结果中从延迟小的一方开始测定结果最初改变的改变点以外的改变点掩蔽掉，使得只是将适合的改变点加以one shot(只是一处和其他相异的信号)输出，从而使改变点测出电路7的动作更为可靠。
并且，测定结果保存电路6的FF的时钟信号的抽样定时跟数据的改变定时基本相同的场合，由于半导体装置特性的波动或邻接信号的层间电容等原因，每次测定结果保存电路6的输出不一定都相同。也就是说，根据定时情况，可能时而为“00011”，时而为“00111”。因此，在平滑电路22中，设置了对当前的掩蔽电路21的输出、保持了上次掩蔽电路21输出的FF 22a的输出，以及保存了多数判定结果的FF 22b的输出进行多数判定的多数逻辑电路22c，对各测出发生的改变点的测出偏差加以平滑化，使测出结果接近更平均的结果。
另外，时钟信号是半导体装置的基本信号，如果此信号根据测定结果而动态地变化，也会引起误动作。因此，在根据另外供给的模式信号，实际的半导体装置的主要功能开始前，通过使选择器22d的选择固定在跟保持了来自跟多数逻辑电路22c的输出连接的A的多数判定结果的FF 22b的输出相连的B上，使改变点固定下来，从而使延迟列8所要的修正不发生变化。
接着，修正信号生成电路9的修正信号生成部分10中，根据用改变点测出电路7测出的改变点，生成对应于各延迟列8所要延迟量的修正信号。
理论上，根据用改变点测出电路7测出的改变点，可获知被测定延迟电路5的1ns延迟列4的每级的实际延迟量。例如，时钟信号CLK1的周期为10ns，如“0”->“1”的改变点在第6级，则实际延迟量为1.0ns/级，设定延迟量和实际延迟量相同，也就是意味着获得了与设计相同的延迟。又如改变点在第13级，则实际延迟量为0.5ns/级，通过设定两倍的延迟量可获得设计时的设定延迟量。再如改变点在第3级，则设定延迟量为2.0ns/级，通过设定一半的延迟量可获得设计时的设定延迟量。
以上结果，为了实现在延迟列8中的要求延迟量，所需修正的延迟量(以下称修正量)为(修正量)＝(延迟列8的要求延迟量(设定延迟量))×(被测定延迟电路5的设定延迟量)/(被测定延迟电路5的实际延迟量)。
例如，延迟列8的要求延迟量为3ns，实际延迟量为2.0ns/级的场合，用设计时的一半延迟元件数即可实现要求延迟量，即可计算得到(修正量)＝3ns×1ns/2.0ns＝1.5ns。
修正信号生成部分10中，延迟列8的要求延迟量例如为3ns，在该延迟列8以15级设计的场合，如修正量的计算结果为1.5ns，则连接15级的一半就可获得要求延迟量，因此，生成并输出对应于经整数化的8级的修正信号。这时，由于延迟列8的要求延迟量为3ns，修正信号生成部分10以3ns延迟用代码输出上述修正信号。
修正信号选择部分11中，由于来自修正信号生成部分10的修正信号是3ns延迟用代码，在输出用以选择多个延迟列8中要求延迟量为3ns的延迟列8的选择信号的同时，将对应于8级连接的修正信号输出至所选择的延迟列8。
这样一来，从修正信号生成电路9输出对应各延迟列8的要求延迟量的选择信号，同时也输出修正信号。
图3(a)所示的电路由多个其设定延迟量被均等设定的延迟列8构成，通过根据修正信号S0～Sn对选择器32a～32c进行切换并连接延迟列31a～31c，可以(例如)按构成8级连接的目的对元件数进行设定。在该延迟列8中，设定延迟量可以根据修正信号均等地增加。
另外，图3(b)所示的电路由多个其设定延迟量以2的乘方设定的延迟列8构成，同样地，通过根据修正信号S0～S3对选择器34a～34d进行切换并连接延迟列33a～33c，可以(例如)按构成8级连接的目的对元件数进行设定。在该延迟列8中，可以用较少的选择器构成延迟列8。
综上所述，可以通过在制成后检测半导体装置的制造偏差引起的延迟误差，对多个延迟列8进行修正，以分别达到要求的延迟量。
再有，上述修正信号生成部分10中，为了算出修正量，需要进行除法运算；但如果在半导体装置中构成除法器，就要增大电路规模，并且进行一项运算需要多个时钟信号。
因此，作为修正信号生成部分10，可以采用如图5(a)所示的查阅表。再有，可以将这样的查阅表预先存入修正信号生成部分10的表存储部件10a中。
图5(a)的查阅表所示的情况是，就时钟信号CLK1的周期为10ns、被测定延迟电路5的1ns延迟列4而言，设晶体管元件1级的延迟为0.2ns，可用5个元件的设计；而作为延迟列8，设晶体管元件1级的延迟为0.2ns，采用15个元件的设计即可在0ns～3ns的范围内修正设定延迟量。
表中A列所示的是，从用改变点测出电路7测出的改变点得到相当于1个时钟信号周期(10ns)的晶体管元件级数为50级时的情况。这种场合，1级晶体管元件的延迟为0.2ns(10ns÷50＝0.2ns)，每个1ns的延迟列4产生1ns的延迟。换言之，获得了跟设计相同的延迟，修正系数为1.00，即无需进行修正。此时，由于可以照样利用设计时的决定元件级数，为了实现各延迟列8的要求延迟量，根据该延迟量分别设定为0～15级。例如，如设定延迟量为0.4ns，则设为2级，又如设定延迟量为2.8ns，则设为14级。
表中B列所示的是，从用改变点测出电路7测出的改变点得到相当于1个时钟信号周期(10ns)的晶体管元件级数为20级时的情况。这种场合，1级晶体管元件的延迟为0.5ns(10ns÷20＝0.5ns)，每个1ns的延迟列4产生2.5ns的延迟。因此，为了实现各延迟列8的要求延迟量，根据该延迟量设定为0～6级(＝15级÷2.5)。例如，如设定延迟量为0.4ns，则设为1级(0.5ns)，又如设定延迟量为2.8ns，则设为6级(3ns)。再有，此时设计延迟量和实际得到的延迟量之间存在0.4ns-0.5ns和2.8ns-3ns的差值，但是由于1级晶体管的延迟即为0.5ns，不能通过微调再提高精度。并且，这种程度的误差，可以视为在本实施例1中作为时钟歪斜调整的允许范围以内。
表中C列所示的是，从用改变点测出电路7测出的改变点得到相当于1个时钟信号周期(10ns)的晶体管元件级数为100级时的情况。这种场合，1级晶体管元件的延迟为0.1ns(10ns÷100＝0.1ns)，每个1ns的延迟列4产生0.5ns的延迟。因此，为了实现各延迟列8的要求延迟量，根据该延迟量分别设定为0～30级(＝15级×2)。例如，如设定延迟量为0.4ns，则设为4级(0.4ns)，又如设定延迟量为2.8ns，则设为28级(2.8ns)。
综上所述，可以不采用除法运算，以简单的结构几乎同时地产生不同的修正信号。
再有，图5(b)是根据查阅表得到的与元件数对应的理论延迟量，图6是与元件数对应的理论延迟量的曲线图。实施例2
图7(a)是本发明实施例2的作为修正信号生成部分使用的查阅表的说明图，图7(b)是根据查阅表得到的与元件数对应的理论延迟量的说明图；图8是用曲线表示的与元件数对应的理论延迟量的特性图。
上述实施例1的图5(a)所示的查阅表，给出了关于1级晶体管的延迟为0.2ns，将它们从20级至125级每5级一组分为22组来生成0ns～3ns的修正信号的情况。由各组得到的设计时的决定级数和实际得到的延迟如图5(a)所示，采用对每一定量的延迟级数的输出延迟进行抽样的方式时，延迟级数大的部位每级的增量小，而延迟级数小的部位则每级的增量大。这种情况意味着，就调整幅度与设计延迟的对应而论，在半导体装置进行了高速动作时(延迟级数增大的方向)，会作冗长的延迟级数设定，而相反地在半导体装置进行了低速动作时，可能还要进行微调整。
因此，本实施例2中，被测定延迟电路5由多个按如下方式设定的延迟列串联连接而成其延迟小的一方设定延迟量较小(例如0.2ns)，延迟大的一方设定延迟量较大(例如3.4ns)。通过这种结构，可以用较少的延迟列实现大范围的延迟调整。
并且，如图7(a)所示，与此对应的本实施例2的查阅表中，1级晶体管的延迟为0.2ns，从25级至100级，按照将延迟小的一方的级数变化减小、延迟大的一方的级数变化加大的方式将之分为17组，以生成0ns～3ns的修正信号。
按照上述方式，半导体装置在进行了高速动作时就不用对被测定延迟电路5的延迟列进行冗长的设定，而在半导体装置进行了低速动作时则能够进行微调整。
再有，图7(b)是根据查阅表得到的与元件数对应的理论延迟量的说明图，图8是用曲线表示的与元件数对应的理论延迟量的特性图。实施例3
图9是表示本发明实施例3的延迟量调整电路的非重叠二相时钟信号生成电路的适用例的电路图，图中40是非重叠二相时钟信号生成电路(非重叠二相时钟信号生成部件)。41a～41j指倒相器，42a、42b指“与非”电路，43a～43h是作为非重叠二相时钟信号生成电路40的反馈延迟列设置的、连接数可自由调整的选择器(延迟部件)。44是对由修正信号生成电路9生成的修正信号进行解码，并由选择器43a～43h切换的解码器电路。其他的结构跟图1所示的相同。
接着就动作进行说明。
本实施例3中，给出了实施例1所示的延迟量调整电路的非重叠二相时钟信号生成电路40的适用例。
图9中，作为非重叠二相时钟信号生成电路40的反馈延迟列，设置了选择器43a～43d和选择器43e～43h，修正信号生成电路9生成的修正信号经解码器电路44解码，并根据经解码的修正信号对选择器43a～43d和选择器43e～43h分别进行切换。
按照上述方式，可以不受半导体装置制造偏差影响地实现准确的非重叠宽度设定。实施例4图10是表示本发明实施例4的延迟量调整电路的二时钟信号间相位调整电路的适用例的电路图。图中，6是测定结果保存电路(测定结果保存部件)，该电路由对应1ns延迟列4各级的多个FF构成，以被测定延迟电路5的各1ns延迟列4输出的相位已改变的时钟信号为数据，以跟时钟信号CLK1同一周期的时钟信号CLK50或具有时钟信号CLK1的整数倍周期的时钟信号CLK50的定时进行抽样测定，将测定结果加以保存。
51是控制信号生成电路(控制信号生成部件)，该电路根据改变点测出电路7测出的改变点，生成用以选择输出被测定延迟电路5中任一个1ns延迟列4输出的相位已改变的时钟信号的控制信号；52是时钟信号输出选择电路(时钟信号输出选择部件)，该电路由选择器53a～53c构成，根据其控制信号选择输出相位已改变的时钟信号；54是缓冲单元。其他结构跟图1所示的相同。
图11是表示本发明实施例4的二时钟信号间相位调整电路动作的时间图。
以下，就动作进行说明。
本实施例4是，在实施例1中所示的延迟量调整电路的时钟信号CLK1和具有时钟信号CLK1的整数倍周期的时钟信号CLK50之间进行相位调整的二时钟信号间相位调整电路的适用例。
图9和图10中，测定经过保存电路6以跟时钟信号CLK1同一周期、不同相位的时钟信号CLK50的下降沿的定时，对被测定延迟电路5的时钟信号CLK1和各1ns延迟列4输出的相位已改变的时钟信号CLK1进行抽样测定，并将测定结果保存(图11中以细长椭圆表示该定时)。这样，由测定结果保存电路6保存的测定结果成为“110000011”，对应于时钟信号CLK1以及延迟1至延迟8。
在改变点测出电路7中，将该“0”->“1”的改变点测出；在控制信号生成电路51中，由于所测出的改变点成为下降沿的对齐点，生成使延迟7的输出被选择输出的控制信号，时钟信号输出选择电路52的选择器53a～53c被切换。时钟信号输出选择电路52，选择与被测定延迟电路5中的延迟7输出对应的时钟信号，并经由缓冲单元54将它输出。
通过上述方式，就可使其下降沿的相位跟时钟信号CLK50的下降沿取得一致的时钟信号CLK1的输出成为可能。
再有，测定结果保存电路6中，如果以时钟信号CLK50的上升沿的定时进行抽样，就可使其上升沿的相位跟时钟信号CLK50的上升沿取得一致的时钟信号CLK1的输出成为可能。
发明的效果综上所述，依据本发明，设有生成用以修正延迟列连接数的修正信号的修正信号生成部件，以根据用延迟测定部件测定的对应设定延迟量的实际延迟量，使延迟部件形成各自要求的延迟量；由于具备了这种结构，可以在制成后用延迟测定部件测出半导体装置的制造偏差引起的延迟误差，可以用修正信号生成部件进行修正，来使多个延迟部件达到各自所要的延迟量。
依据本发明，在延迟量测定部件中设有将设定延迟量已设定的多个延迟列串联连接，通过这些延迟列使周期确定的时钟信号的相位改变的被测定延迟部件；对各延迟列输出的相位已改变的时钟信号，以输入的时钟信号或在该输入时钟信号的同一周期内的倍增频率的时钟信号的定时进行抽样，并将这些测定结果保存的测定结果保存部件；以及将所保存的测定结果中自延迟小的一方开始测定结果最初改变的改变点测出的改变点测出部件；由于具备了这种结构，在修正信号生成部件中，可以根据输入时钟信号的周期和改变点测出部件测出的改变点获知与设定延迟量对应的实际延迟量。
并且，具有以简单的结构测定因半导体装置的制造偏差引起的实际延迟量的效果。
依据本发明，在被测定延迟部件中，使各由同一设定延迟量构成的多个延迟列被串联连接；由于具备了这种结构，具有可对设定延迟量增加的输出延迟均等抽样的效果。
依据本发明，在改变点测出部件中设有对由测定结果保存部件保存的测定结果中自延迟小的一方开始测定结果最初改变的改变点以外的改变点加以掩蔽的掩蔽部件；由于具备了这种结构，具有降低改变点测出错误的效果。
依据本发明，在改变点测出部件中设有考虑当前测出的改变点和过去测出的改变点后进行改变点测出的平滑化部件；由于具备了这种结构，具有将各次测出时发生的改变点的测出偏差平滑化，从而取得更为平均的改变点测出结果的效果。
依据本发明，在改变点测出部件中设有将测出的改变点加以固定的改变点固定部件；由于具备了这种结构，可以在半导体装置主要功能的动作开始之前，通过固定所测出的改变点也将修正信号生成部件生成的修正信号固定，从而具有在主要功能的动作开始后不引发误动作的效果。
依据本发明，在延迟部件中设有由同一设定延迟量构成的多个延迟列，以及用以设定是否按照修正信号将各延迟列之间连接的延迟列连接部件；由于具备了这种结构，可以获得使设定延迟量根据修正信号均匀增加的延迟部件。
依据本发明，在延迟部件中设有自延迟小的一方至延迟大的一方以2的乘方增加的方式对设定延迟量作了设定的多个延迟列，以及设定是否按照修正信号将各延迟列之间连接的延迟列连接部件；由于具备了这种结构，能够以较少的延迟列连接部件构成延迟部件。
依据本发明，在修正信号生成部件中按照“(延迟部件所要求的延迟量)×(设定延迟量)/(实际延迟量)”生成修正信号；由于具备了这种结构，可以通过修正信号生成部件生成修正信号，以使多个延迟部件形成各自要求的延迟量。
依据本发明，在修正信号生成部件中设有存储了查阅表的表存储部件，该查阅表中按照延迟部件所要求的延迟量列以及与由改变点测出部件测出的改变点相应的被测定延迟部件的设定延迟量列，预先设定了用以形成延迟部件所要求的延迟量的延迟列的连接数，以生成跟与该查阅表对应的延迟列的连接数相应的修正信号；由于具备了这种结构，可以不作除法运算，以简单的结构几乎同时地生成不同的修正信号。
依据本发明，在被测定延迟部件中有多个延迟列串联连接，它们当中延迟小的一方的设定延迟量被设定得较小、延迟大的一方被设定得较大；由于具备了这种结构，能够以较少的延迟列实现大范围的延迟调整。
依据本发明，在修正信号生成部件中设有存储了查阅表的表存储部件，该查阅表中按照延迟部件所要求的延迟量列以及与由改变点测出部件测出的改变点相应的被测定延迟部件的其延迟小的一方的设定延迟量被设定得较小、延迟大的一方被设定得较大的设定延迟量列，预先设定了用以形成延迟部件所要求的延迟量的延迟列的连接数，以生成与对应于该查阅表的延迟量的连接数相应的修正信号；由于具备了这种结构，可以不作除法运算，以简单的结构几乎同时地生成不同的修正信号。
并且，本发明还具有这样的效果即使半导体装置在进行了高速动作时也不用对被测定延迟部件的延迟列进行冗长的设定，而即使在半导体装置进行了低速动作时也能够进行微调整。
依据本发明，设有如下各部分作为非重叠二相时钟信号生成部件的反馈延迟列设置的、由连接数可自由调整的延迟列构成的两个延迟部件；以及按照与经延迟测定部件测定的设定延迟量相对应的实际延迟量，以使延迟部件的延迟列达成各自所要求的延迟量为目的，生成用以修正延迟列连接数的修正信号的修正信号生成部件；由于具备了这种结构，可以在制成后通过延迟测定部件测出半导体装置的制造偏差引起的延迟误差，通过修正信号生成部件进行修正，以使多个延迟部件形成各自要求的延迟量。
并且，本发明还具有能够不受半导体装置的制造偏差的影响实现准确的非重叠宽度设定的效果。
依据本发明，设有如下各部分由设定延迟量已设定的多个延迟列串联连接而成的、输入周期确定的时钟信号后通过这些延迟列使时钟信号的相位改变的被测定延迟部件；以跟输入时钟信号同一周期的时钟信号或具有该输入时钟信号的整数倍周期的时钟信号的定时，对被测定延迟部件的各延迟列输出的相位改变了的时钟信号进行抽样测定，并将其测定结果加以保存的测定结果保存部件；将测定结果保存部件所保存的测定结果中从延迟小的一方开始测定结果最初改变的改变点测出的改变点测出部件；以及按照由改变点测出部件测出的改变点，选择并输出被测定延迟部件的延迟列输出的相位已改变的时钟信号的时钟信号输出选择部件；由于具备了这种结构，能够用跟输入的时钟信号同一周期的或具有其整数倍周期的时钟信号，选择并输出其相位已跟输入的时钟信号取得一致的时钟信号。
权利要求
1.一种半导体装置，其中设有延迟量测定部件(5、6与7)，该部件将周期已确定的时钟信号输入其延迟量被分别设定的多个延迟列(4)，根据由这些延迟列引起的相位改变，测定对应于设定延迟量的实际延迟量；由延迟元件的连接数可自由调整的延迟列构成的多个延迟部件(8)；以及修正信号生成部件(9)，该部件根据与所述延迟测定部件测定的设定延迟量对应的实际延迟量，生成用以修正延迟列的连接数的修正信号，以使所述延迟部件的延迟列分别达到要求的延迟量。
2.如权利要求1所述的半导体装置，其特征在于延迟量测定部件(5、6与7)包括被测定延迟部件(5)，该部件由设定延迟量已被设定的多个延迟列串联连接而成，所述设定延迟量用来改变周期已确定的时钟信号的相位；测定结果保存部件(6)，该部件对所述被测定延迟部件的各延迟列输出的相位已改变的时钟信号，以所述输入的时钟信号的、或具有跟该输入时钟信号同一周期的时钟信号的、或具有该输入时钟信号的整数倍周期的时钟信号的定时，进行抽样测定并将其测定结果保存；以及改变点测出部件(7)，该部件将所述测定结果保存部件保存的测定结果中从延迟小的一方开始测定结果最初发生改变的改变点测出。
3.如权利要求2所述的半导体装置，其特征在于被测定延迟部件(5)由各具同一设定延迟量的多个延迟列(4)串联连接而成。
4.如权利要求2所述的半导体装置，其特征在于改变点测出部件(7)中设有对由测定结果保存部件(6)保存的测定结果中从延迟小的一方开始测定结果最初改变的改变点以外的改变点加以掩蔽的掩蔽部件(21)。
5.如权利要求2所述的半导体装置，其特征在于改变点测出部件(7)中设有考虑当前测出的改变点和过去测出的改变点后进行改变点测出的平滑部件(22)。
6.如权利要求2所述的半导体装置，其特征在于改变点测出部件(7)中设有将测出的改变点加以固定的改变点固定部件(22d)。
7.如权利要求1所述的半导体装置，其特征在于延迟部件(8)中设有分别具有同一设定延迟量的多个延迟列(31a-31c)；以及在所述各延迟列之间分别设置的、用以设定是否按照修正信号将各延迟列之间连接的延迟列连接部件(32a-32c)。
8.如权利要求1所述的半导体装置，其特征在于延迟部件(8)中设有从延迟小的一方到延迟大的一方以2的乘方增加的方式分别设定了设定延迟量的多个延迟列(33a-33d)；以及在所述各延迟列之间分别设置的、用以设定是否按照修正信号将各延迟列之间连接的延迟列连接部件(34a-34d)。
9.如权利要求1所述的半导体装置，其特征在于修正信号生成部件(9)按照“(延迟部件要求的延迟量)×(设定延迟量)/(实际延迟量)”来生成修正信号。
10.如权利要求3所述的半导体装置，其特征在于修正信号生成部件(9)中设有存储了查阅表的表存储部件(10a)，该查阅表中按照延迟部件(8)要求的延迟量列以及跟与由改变点测出部件(7)测出的改变点相应的被测定延迟部件(5)的延迟元件数，预先设定了用以形成延迟部件(8)要求的延迟量的延迟列的连接数；修正信号生成部件(9)生成跟对应于该查阅表的延迟量的连接数相应的修正信号。
11.如权利要求2所述的半导体装置，其特征在于被测定延迟部件(5)由多个延迟列(4)串联连接而成，它们的设定延迟量在延迟小的一方的被设定得较小，在延迟大的一方被设定得较大。
12.如权利要求11所述的半导体装置，其特征在于修正信号生成部件(9)中设有存储了查阅表的表存储部件(10a)，该查阅表中，按照延迟部件(8)要求的延迟量列以及跟与由改变点测出部件(7)测出的改变点相应的被测定延迟部件(5)的其延迟小的一方的设定延迟量被设定得较小、延迟大的一方被设定得较大的延迟元件数，预先设定了用以形成延迟部件(8)的要求延迟量的延迟列的连接数；修正信号生成部件(9)生成跟对应于该查阅表的延迟量的连接数相应的修正信号。
13.一种半导体装置，其中设有延迟量测定部件(5、6与7)，该部件将周期已确定的时钟信号输入其延迟量被分别设定的多个延迟列(4)，根据由这些延迟列引起的相位改变，测定对应于设定延迟量的实际延迟量；作为非重叠二相时钟信号生成部件的反馈延迟列设置的、由连接数可自由调整的延迟列构成的两个延迟部件(43a-43h)；以及修正信号生成部件(9)，该部件根据与所述延迟测定部件测定的设定延迟量对应的实际延迟量，生成用以修正延迟列连接数的修正信号，以使所述延迟部件分别达到要求延迟量。
14.一种半导体装置，其中设有被测定延迟部件，该部件由分别设定了设定延迟量的多个延迟列串联连接而成，它输入周期确定的时钟信号，通过这些延迟列使时钟信号的相位改变；测定结果保存部件，该部件以跟所述输入时钟信号同一周期的时钟信号或具有该输入时钟信号的整数倍周期的时钟信号的定时，对所述被测定延迟部件的各延迟列输出的相位改变了的时钟信号进行抽样测定，并将其测定结果保存；改变点测出部件，该部件将所述测定结果保存部件保存的测定结果中自延迟小的一方开始测定结果最初发生改变的改变点测出；以及时钟信号输出选择部件，该部件按照由所述改变点测出部件测出的改变点，选择并输出所述被测定延迟部件的延迟列输出的相位已改变的时钟信号。
全文摘要
本发明旨在实现这样的半导体装置，该装置能为消除因制造偏差引起的延迟误差以达到要求的延迟量而进行修正。该装置中设有将周期已确定的时钟信号CLK1输入其延迟量已被分别设定的多个1ns延迟列4，根据由这些1ns延迟列4引起的时钟信号CLK1的相位改变，测定对应于设定延迟量的实际延迟量的延迟量测定部件；由连接数可自由调整的延迟列8构成的多个延迟部件；以及按照与所述延迟测定部件测定的设定延迟量对应的实际延迟量，生成用以修正延迟列8的连接数的修正信号，以使所述延迟部件的延迟列分别达到要求延迟量的修正信号生成部件。
文档编号H03K5/1532GK1433148SQ02143240
公开日2003年7月30日 申请日期2002年9月20日 优先权日2002年1月18日
发明者矢泽弥亘, 中川伸一, 和田恭司 申请人:三菱电机株式会社