专利名称：输出驱动器电路的制作方法
技术领域：
本发明涉及一种输出驱动器电路，尤其涉及一种当由于过程及温度条件发生变化而导致电阻和电源电压发生变化时，能够防止其转换速率(slewrate)发生突变，以便其可以广泛应用于高速接口电路的输出级上的输出驱动器电路。
背景技术：
半导体设备使用输出驱动器电路通过输出端(即，输出点)将来自其芯片的内部数据输出到该芯片外部。
这种输出驱动器电路包括推挽驱动器。推挽驱动器的一个重要功能是控制输出信号的转换速率。
“转换速率”表示输出信号的电压电平的变化速率，从而可被认为是电压对时间的梯度。转换速率可为上升转换速率或下降转换速率。上升转换速率代表电压电平从低电平转变为高电平的输出电压的梯度。另一方面，下降转换速率代表电压电平从高电平转变为低电平的输出电压的梯度。在更高转换速率上，输出电压的梯度更加陡(sharper)。换言之，输出电压的电平在很短时间内突变。在输出推挽驱动器处于高转换速率时，产生了大量噪声电流。为此，这种输出推挽驱动器不适于高速接口电路的输出级。
图1图示了现有输出驱动器电路的配置。将参考图1来描述现有驱动器电路的操作其所涉及到的问题。
图1显示了将现有输出驱动器电路应用于DRAM的实例。如图1所示，输出驱动器电路包含预驱动器，其中预驱动器包含PMOS晶体管P1及NMOS晶体管N1的COMS晶体管，并且其适用于响应输入数据信号IN来执行切换操作；及另一个包含PMOS晶体管P2及NMOS晶体管N2的CMOS，并且其适用于响应输入数据信号IN来执行切换操作。输出驱动器电路还包含用作上拉元件的PMOS晶体管P0，适用于响应POMS晶体管P1与NMOS晶体管N1之间的输出节点up上的信号来执行切换操作；及用作下拉元件的NMOS晶体管N0，适用于响应PMOS晶体管P2与NMOS晶体管N2之间的输出节点dn上的信号来执行切换操作。
现有输出驱动器电路还包含用于控制其输出信号的转换速率的装置。在所说明的情况中，转换速率控制装置包括包含在预驱动器中的电阻R1和R2。根据这种配置，当输入数据信号IN处于高电平时，PMOS晶体管P1和P2均被关断，而NMOS晶体管N1与N2均被导通。在这种状态中，执行电流的放电过程。结果，根据时间常数t1(t1＝(R1+R_N1)×C_up)，在输出节点up处的电位(potential)(即，电压Vup)降低到电平Vss。此处，“C_up”代表在输出节点up上产生的寄生电容，并且“R_N1”代表在其导通状态下NMOS晶体管N1的通态电阻(on-resistance)。即，由以下表达式来表达电压Vup的降低[表达式1]Vup＝Vdd×e-t/t1根据与电流的放电相关的表达式1，作为驱动元件的PMOS晶体管P0将输出驱动器电路的输出端的电压驱动至电平Vdd。因此，所得的输出信号具有确定的转换速率。
类似地，当输入数据信号IN处于低电平时，NMOS晶体管N1与N2均被关断，而PMOS晶体管P1与P2均被导通。在此状态下，执行电流的放电过程。结果，根据时间常数t2(t2＝(R2+R_P2)×C_dn)，在输出节点dn上的电位(即，电压Vdn)被上升到电平Vdd。此处，“C_down”代表在输出节点dn上产生的寄生电容，并且“R_P2”代表在其导通状态下PMOS晶体管P2的通态电阻。即，由以下表达式来表达电压Vdn的上升[表达式2]Vdn＝Vdd×(1-e-t/t2)根据与电流的充电相关的表达式，作为驱动元件的NMOS晶体管N0将输出驱动器电路的输出端的电压驱动至电平Vss。因此，所得的输出信号具有确定的转换速率。
然而，现有输出驱动器电路具有其转换速率特性不稳定的问题。即，应用输出驱动器电路的半导体存储器设备在执行处理期间具有高的温度变化。特别是，半导体存储器装置在其高速操作中温度升高。在这种情况中，包含在输出驱动器电路中的电阻由于其对温度的变化敏感而呈现电阻变化。由此，温度变化导致每个电阻均呈现电阻变化，因此改变了表达式1及表达式2中表达的时间常数t1及t2。结果，节点up及dn的各自的电压发生改变。因此，根据发生在相关半导体存储器装置中的温度变化，现有输出驱动器电路在转换速率方面会发生突变。这种转换速率变化会负面影响半导体存储器装置的信号特性。
发明内容
因此，本发明的一个目的是提供一种输出驱动器电路，不管在应用了驱动器电路的半导体存储器装置执行的处理期间发生的温度变化，或由半导体存储器装置的工作特性造成的温度变化，输出驱动器电路都降低了其输出信号的转换速率的变化，同时甚至在其高速操作模式中仍能具有极好的工作特性。
根据一方面，本发明提供了一种输出驱动器电路，包括上拉驱动器，适用于将电源电压输出到输出端；下拉驱动器，适用于将地电压输出到输出端；第一上拉预驱动器，适用于响应数据输入信号而启动，并且在其启用状态下，通过使用电流供应单元供应的第一电流控制的第一充电电流将上拉驱动器的栅极上拉到电源电压电平；第一下拉预驱动器，适用于响应数据输入信号而启动，并且在其启用状态下，通过使用电流供应单元供应的第二电流控制的第一放电电流将上拉驱动器的栅极下拉到地电压电平；第二上拉预驱动器，适用于响应数据输入信号而启动，并且在其启用状态下，通过使用由第一电流控制的第二充电电流将下拉驱动器的栅极上拉到电源电压电平；及第二下拉预驱动器，适用于响应数据输入信号而启动，并且在其启用状态下，通过使用由第二电流控制的第二放电电流将下拉驱动器的栅极下拉到地电压电平。
第一上拉预驱动器可以包括第一晶体管，用于使第一电流在电源电压源与电流供应单元之间流动，及第二晶体管，用于与第一晶体管一起组成电流镜，从而通过使用具有与第一电流成比例的预定数值的第一充电电流来上拉该上拉驱动器的栅极。
第一下拉预驱动器可以包括第一晶体管，用于允许第二电流在电流供应单元与地之间流动，及第二晶体管，用于与第一晶体管一起组成电流镜，从而通过使用具有与第二电流成比例的预定数值的第一放电电流来下拉该上拉驱动器的栅极。
第一上拉预驱动器包括第一晶体管，用于使第一电流在电源电压源与电流供应单元之间流动，及第二晶体管，用于与第一晶体管一起组成电流镜，从而通过使用具有与第一电流成比例的预定数值的第一充电电流来上拉该上拉驱动器的栅极，第一下拉预驱动器包括第三晶体管，用于使第二电流在电流供应单元与地之间流动，及第四晶体管，用于与第三晶体管一起组成电流镜，从而使用具有与第二电流成比例的预定数值的第一放电电流来下拉该上拉驱动器的栅极。
第二上拉预驱动器可以包括第一晶体管，用于使第一电流在电源电压源与电流供应单元之间流动，及第二晶体管，用于与第一晶体管一起组成电流镜，从而通过使用具有与第一电流成比例的预定数值的第二充电电流来上拉该下拉驱动器的栅极。
第二下拉预驱动器可以包括第一晶体管，用于使第二电流在电流供应单元与地之间流动，及第二晶体管，用于与第一晶体管一起组成电流镜，从而通过使用具有与第二电流成比例的预定数值的第二放电电流来下拉该下拉驱动器的栅极。
第二上拉预驱动器包括第一晶体管，用于使第一电流在电源电压源与电流供应单元之间流动，及第二晶体管，用于与第一晶体管一起组成电流镜，从而通过使用具有与第一电流成比例的预定数值的第二充电电流来上拉该下拉驱动器的栅极，第二下拉预驱动器可以包括第三晶体管，用于允许第二电流在电流供应单元与地之间流动，及第四晶体管，用于与第三晶体管一起组成电流镜，从而使用具有与第二电流成比例的预定数值的第二放电电流来下拉该下拉驱动器的栅极。
第一上拉预驱动器包括第一晶体管，用于允许第一电流在电源电压源与电流供应单元之间流动，及第二晶体管，用于与第一晶体管一起组成电流镜，从而使用具有与第一电流成比例的预定数值的第一充电电流来上拉该上拉驱动器的栅极，及第一下拉预驱动器包括第三晶体管，用于允许第二电流在电流供应单元与地之间流动，及第四晶体管，用于与第三晶体管一起组成电流镜，从而使用具有与第二电流成比例的预定数值的第一放电电流来下拉该上拉驱动器的栅极，第二上拉预驱动器可包括第五晶体管，用于允许第一电流在电源电压源与电流供应单元之间流动，及第六晶体管，用于与第五晶体管一起组成电流镜，从而使用具有与第一电流成比例的预定数值的第二充电电流来上拉该下拉驱动器的栅极。在这种情况中，第二下拉预驱动器还可以包第七晶体管，用于允许第二电流在电流供应单元与地之间流动，及第八晶体管，用于与第七晶体管一起组成电流镜，从而使用具有与第二电流成比例的预定数值的第二放电电流来下拉该下拉驱动器的栅极。
输出驱动器电路还可以包括连接到下拉驱动器的栅极和地的补偿电容器，并且用于补偿上拉驱动器的栅极与下拉驱动器的栅极之间的寄生电容差。
电流供应单元可以包括多个分流晶体管，用于将在第一节点(其保持在对应于参考电压的电平上)与地之间流动的电流分流成预定数值的电流，然后将分流的电流供应到第一节点；第九晶体管，用于响应分流晶体管的各个栅极的电压允许第三电流以对应于分流电流数值的数值流过该晶体管；第十晶体管，用于与第九晶体管一起组成电流镜，从而输出具有与第三电流成比例的预定数值的电流作为第二电流；第十一晶体管，用于将来自第九晶体管的第三电流提供到地；及第十二晶体管，用于与第十一晶体管一起组成电流镜，从而输出具有与第三电流成比例的预定数值的电流作为第一电流。
根据另一方面，本发明提供了一种输出驱动器电路，包括上拉驱动器，用于将电源电压输出到输出端；下拉驱动器，用于将地电压输出到输出端；第一预驱动器，其包含用于响应具有预定电平的第一电压将上拉驱动器的栅极上拉到电源电压电平的第一上拉单元，及用于响应具有预定电平的第二电压将上拉驱动器的栅极下拉到地电压电平的第一下拉单元；及第二预驱动器，其包含用于响应第一电压将下拉驱动器的栅极上拉到电源电压的电平的第二上拉单元，及用于响应第二电压将下拉驱动器的栅极下拉到地电压电平的第二下拉单元。
第一预驱动器还可以包含第一及第二切换单元，用于响应预定数据输入信号来切换第一上拉单元及第一下拉单元的各自操作。
第二预驱动器还可以包含第一及第二切换单元，用于响应预定数据输入信号来切换第二上拉单元及第二下拉单元的各自操作。
输出驱动器电路还可以包括连接到下拉驱动器的栅极和地的补偿电容器，用于补偿上拉驱动器的栅极与下拉驱动器的栅极之间的寄生电容差。
通过结合附图对本发明进行详细描述，本发明的上述特征和优点将会变得更加清楚，其中图1是图示现有输出驱动器电路的配置的电路图；图2是图示根据本发明第一实施例的输出驱动器电路的电路图；图3是图示根据本发明第一实施例的包含在电流供应单元内的参考电流产生电路的电路图，其中电流供应单元用于输出驱动器电路；图4是图示根据本发明第一实施例的用于输出驱动器电路中的电流供应单元的配置电路图；图5是图示根据本发明第二实施例的输出驱动器电路的电路图；及图6是描述根据本发明第一实施例的输出驱动器电路的特征性波形的图。
具体实施例方式
图2是图示根据本发明第一实施例的输出驱动器电路的电路图。
如图2所示，输出驱动器电路包括作为上拉驱动器的PMOS晶体管M10，用于将电源电压Vdd输出到输出端OUT；及作为下拉驱动器的NMOS晶体管M20，用于将地电压Vss输出到输出端OUT。输出驱动器电路还包括第一上拉预驱动器110，用于响应数据输入信号IN而启动，并且在其启用状态下，根据在电流供应单元供应的电流ISRCN的控制下流过其中的第一充电电流将PMOS晶体管M10的栅极up上拉到电源电压电平Vdd；及第一下拉预驱动器120，用于响应数据输入信号IN而启动，并且在其启用状态下，根据在电流供应单元供应的电流ISRCP的控制下流过其中的第一放电电流将PMOS晶体管M10的栅极up下拉到地电压电平Vss。输出驱动器还包括第二上拉预驱动器130，用于响应数据输入信号IN而启动，并且在其启用状态下，根据在电流ISRCN的控制下流过其中的第二充电电流将NMOS晶体管M20的栅极dn上拉到电源电压电平Vdd；及第二下拉预驱动器140，用于响应数据输入信号IN而启动，并且在其启用状态下，根据在电流ISRCP的控制下流过其中的第二放电电流将NMOS晶体管M20的栅极dn下拉到地电压电平Vss。
现将参照图2详细描述根据本发明第一实施例的输出驱动器电路的操作。
根据输入数据信号IN从低电平到高电平的转变，输入数据信号IN的反向信号INB从高电平转变为低电平。在这种状态下，耦合到反向信号INB的开关G11及G12被关断。另一方面，同样耦合到反向信号INB的开关G13及G14则被导通。因此，连接到各自的开关G11及G12同时组成第一上拉预驱动器110的电流镜的PMOS晶体管M11及M12浮置，因此其处于禁用状态(inactive)。另一方面，连接到各自的开关G13及G14同时组成第一下拉预驱动器120的电流镜的NMOS晶体管M13及M14被导通。结果，电流供应单元供应的电流ISRCP通过NMOS晶体管M13流至地Vss。同时，具有对应于电流ISRCP数值的预定数值的电流流过NMOS晶体管M14，NMOS晶体管M14与NMOS晶体管M13共用其栅极，以组成第一下拉预驱动器120的电流镜。因此，储存在PMOS晶体管M10的栅极up中的电荷被放电，从而造成PMOS晶体管M10导通。在这种情况中，根据NMOS晶体管M13与M14之间的尺寸比来确定放电电流的数值。因此，例如NMOS晶体管M14具有对应于NMOS晶体管M13的尺寸N倍的尺寸时，则放电电流的数值对应于“N×ISRCP”。在这种情况中，根据电流ISRCP的数值、在PMOS晶体管M10的栅极up上产生的寄生电容以及在PMOS晶体管M10的栅极up的充电电压来确定PMOS晶体管M10的栅极up完全放电所用的时间。此外，根据PMOS晶体管M10的栅极up上的电位变化来确定导通PMOS晶体管M10所用的时间，其中电位变化取决于放电电流的数值。例如，NMOS晶体管M14具有对应于NMOS晶体管M13的尺寸N倍的尺寸，PMOS晶体管M10的栅极up上的电位可以表示为如下表达式表达式3Vup＝Vdd-(I_M14/C_up)×tI_M14＝N×ISRCP(“Vup”代表栅极up上的电压，“I_M14”代表流过NMOS晶体管M14的电流的数值，并且“C_up”代表栅极up处的寄生电容。若“Vup”近似为零，由于NMOS晶体管M14的源极-漏极电压近似为零，所以NMOS晶体管M14的操作区域从饱和区域改变为三极管区域，从而使得电流I_M14近似为零。)另一方面，当输入数据信号IN从低电平转变为高电平时，第二上拉预驱动器130及第二下拉预驱动器140操作如下。即，耦合到反向信号INB的开关G21及G22被关断。另一方面，同样耦合到反向信号INB的开关G23及G24导通。因此，连接到各自的开关G21及G22同时组成第二上拉预驱动器130的电流镜的PMOS晶体管M21及M22处于禁用状态。另一方面，连接到各自的开关G23及G24同时组成第二下拉预驱动器140的电流镜的NMOS晶体管M23及M24被导通。结果，电流供应单元供应的电流ISRCP通过NMOS晶体管M23流至地Vss。同时，具有对应于电流ISRCP的数值的预定数值的电流流过NMOS晶体管M24。因此，储存在NMOS晶体管M20的栅极dn中的电荷被放电，从而造成NMOS晶体管M20关断。在这种情况中，根据NMOS晶体管M23与M24之间的尺寸比来确定放电电流的数值。因此，例如NMOS晶体管M24具有对应于NMOS晶体管M23尺寸M倍的尺寸，则放电电流的数值对应于“M×ISRCP”。在这种情况中，根据电流ISRCP的数值、在NMOS晶体管M20的栅极dn上产生的寄生电容以及在NMOS晶体管M20的栅极dn处的充电电压来确定NMOS晶体管M20的栅极dn完全放电所用的时间。此外，根据NMOS晶体管M20的栅极dn上的电位变化来确定关断NMOS晶体管M20所用的时间，其中电位变化取决于放电电流的数值。例如，NMOS晶体管M24具有对应于NMOS晶体管M23的尺寸N倍的尺寸，NMOS晶体管M20的栅极dn处的电位可以表示为如下表达式表达式4Vdn＝Vdd-(I_M24/C_dn)×tI_M24＝M×ISRCP(“Vdn”代表栅极dn上的电压，“I_M24”代表流过NMOS晶体管M24的电流的数值，并且“C_dn”代表栅极dn上的寄生电容。若“Vdn”近似为零，由于NMOS晶体管M24的源极-漏极电压近似为零，所以NMOS晶体管M24的操作区域从饱和区域改变为三极管区域，从而使得电流I_M24近似为零。)因此，可由电流ISRCP来控制PMOS晶体管M10的导通时间及NMOS晶体管M20的关断时间，其中电流ISRCP具有预定数值。因此，可根据输出电压的上升来稳定控制转换速率，即，通过使用电流ISRCP根据PMOS晶体管M10的导通时间及NMOS晶体管M20的关断时间来确定上升转换速率。
当输入数据信号IN从高电平转变为低电平时，开关G11及G12导通，而开关G13及G14关断。因此，PMOS晶体管M11及M12导通，NMOS晶体管M13及M14关断。结果，电流ISRCN经由PMOS晶体管M11从电源电压源Vdd流至电流供应单元。同时，具有对应于电流ISRCN的数值的预定数值的电流流过PMOS晶体管M12，其中该晶体管与PMOS晶体管M11一起组成第一下拉预驱动器120的电流镜。因此，PMOS晶体管M10的栅极up被充电，从而造成PMOS晶体管M10关断。在这种情况中，根据PMOS晶体管M11与M12之间的尺寸比来确定充电电流的数值。因此，例如PMOS晶体管M12具有对应于PMOS晶体管M11的尺寸N倍的尺寸，通过PMOS晶体管M12的充电电流的数值对应于“N×ISRCN”。在这种情况中，根据电流ISRCN的数值以及在PMOS晶体管M10的栅极up上产生的寄生电容来确定PMOS晶体管M10的栅极up完全充电所用的时间。此外，根据PMOS晶体管M10的栅极up上的电位变化来确定关断PMOS晶体管M10所用的时间，其中电位变化取决于充电电流的数值。例如，PMOS晶体管M12具有对应于PMOS晶体管M11的尺寸N倍的尺寸时，PMOS晶体管M10的栅极up上的电位可以表示为如下表达式表达式5Vup＝(I_M12/C_up)×tI_M12＝N×ISRCN(“I_M12”代表流过PMOS晶体管M12的电流的数值。若“Vup”近似于“Vdd”，由于PMOS晶体管M12的源极-漏极电压近似于零，所以PMOS晶体管M12的操作区域从饱和区域改变为三极管区域，从而使得电流I_M12近似为零。)另一方面，当输入数据信号IN从高电平转变为低电平时，第二上拉预驱动器130及第二下拉预驱动器140操作如下。即，开关G21及G22导通，而开关G23及G24关断。因此，第二下拉预驱动器140的PMOS晶体管M21及M22导通，而NMOS晶体管M23及M24关断。结果，电流ISRCN通过PMOS晶体管M21从电源电压源Vdd流至电流供应单元。同时，具有对应于电流ISRCN的数值的预定数值的电流流过PMOS晶体管M22，其中该晶体管与PMOS晶体管M21一起组成了第二上拉预驱动器130的电流镜。因此，NMOS晶体管M20的栅极dn被放电，从而造成NMOS晶体管M20导通。在这种情况中，根据PMOS晶体管M21与M22之间的尺寸比来确定充电电流的数值。因此，例如PMOS晶体管M22具有对应于PMOS晶体管M21的尺寸M倍的尺寸，充电电流的数值对应于“M×ISRCN”。在这种情况中，根据电流ISRCN的数值以及在NMOS晶体管M20的栅极dn上产生的寄生电容来确定NMOS晶体管M20的栅极dn完全充电所用的时间。此外，根据NMOS晶体管M20的栅极dn上的电位变化来确定导通NMOS晶体管M20所用的时间，其中电位变化取决于充电电流的数值。例如，PMOS晶体管M22具有对应于PMOS晶体管M21的尺寸N倍的尺寸时，NMOS晶体管M20的栅极dn处的电位可以表示为如下表达式表达式6Vdn＝(I_M22/C_dn)×tI_M22＝M×ISRCN(“I_M22”代表流过PMOS晶体管M22的电流的数值。若“Vdn”近似于″Vdd″，由于PMOS晶体管M22的源极-漏极电压近似为零，所以PMOS晶体管M22的操作区域从饱和区域改变为三极管区域，从而使得电流I_M22近似为零。)因此，可以由电流ISRCN来控制PMOS晶体管M10的关断时间及NMOS晶体管M20的导通时间，其中电流ISRCN具有预定数值。因此，可根据输出电压的下降来稳定控制转换速率，即，通过使用电流ISRCN根据PMOS晶体管M10的关断时间及NMOS晶体管M20的导通时间来确定下降转换速率。
如以上描述不难发现，根据本发明第一实施例的输出驱动器电路通过使用电流供应单元供应的预定数值的电流，可以有效地控制输出电压的转换速率。因此，即使在半导体存储器装置的恶劣的状态下(诸如温度变化及高速操作)，也可以获得稳定的转换速率特性。
同时，输出驱动器电路应在其输出级应具有相同的上拉及下拉能力。为此目的，作为上拉驱动器的PMOS晶体管M10应具有对应于下拉驱动器NMOS晶体管M20的尺寸约2倍的尺寸。然而，在这种情况中，在上拉驱动器的栅极up上产生的寄生电容也对应于在下拉驱动器的栅极dn上产生的寄生电容的2倍左右。寄生电容差可能造成不同的导通/关断时间(timing)。为避免这种现象，如图2所示，根据本发明第一实施例的输出驱动器电路还可以包含连接在NMOS晶体管M20的栅极dn与地Vss之间的补偿电容器C10。
图3图示了根据本发明第一实施例的包含在电流供应单元内的参考电流产生电路，其中电流供应单元用于输出驱动器电路。图4图示了根据本发明第一实施例的用于输出驱动器电路的电流供应单元的配置。现将参照图3和图4来描述电流供应单元的配置及操作，其中根据本发明第一实施例，电流供应单元供应电流ISRCP及电流ISRCN。
电流供应单元包括多个分流PMOS晶体管M31、M32、...，M3N，用于将在节点A(其被保持在对应于参考电压Vref的电平上)与地Vss之间流动的电流分流成预定数值的电流，然后将具有预定数值的分流的电流供应给节点A。电流供应单元还包括PMOS晶体管M41，用于响应PMOS晶体管M31、M32、...、M3N的各个栅极上的电压VRP使电流I20以对应于分流的电流数值的数值流过该晶体管；PMOS晶体管M42，用于与PMOS晶体管M41共用其栅极，并且输出具有与电流I20成比例的预定数值的镜像电流作为电流ISRCP；NMOS晶体管M43，用于将来自PMOS晶体管M41的电流I20提供到地Vss；及NMOS晶体管M44，用于与NMOS晶体管M43共用其栅极，并且输出具有与电流I20成比例的预定数值的镜像电流作为电流ISRCN。
现将描述具有上述配置的电流供应单元的操作。
首先，根据运算放大器的操作将节点A维持在参考电压Vref的电平上，其中运算放大器的各个输入耦合到参考电压Vref及节点A。因此，通过电阻R从节点A流至地电压Vss的电流I10具有“Vref/R”的数值。连接到各个PMOS晶体管M31、M32、...、M3N的开关SW1至SWN由施加在其上的各个数字信号控制，以便导通/关断各个PMOS晶体管M31、M32、...、M3N。通过控制要导通的开关的数目，可以根据导通的开关，控制流过导通的PMOS晶体管M31、M32、...、M3N中的一些晶体管的电流的数值。例如，开关SW1至SWN中的导通的开关的数目为n，PMOS晶体管M31、M32、...、M3N中的n个导通的晶体管使电流从其流过。在这种情况中，每个导通的PMOS晶体管作为分配具有预定数值的电流I10的电流分配器。因此，如果PMOS晶体管M31、M32、...、M3N具有相同尺寸，供应给n个PMOS晶体管的每个晶体管中的电流具有“Vref/nR”数值。此外，在每个导通的PMOS晶体管的栅极上的电压电平VRP的值能够使具有以上数值的电流流动。
因此，在图4的情况中，具有对应于电压VRP的预定数值的电流I20流过PMOS晶体管M41。如果PMOS晶体管M41具有与PMOS晶体管M31、M32、...、M3N相同的尺寸，则具有“Vref/nR”数值的电流流过该晶体管。此外，对应于流过PMOS晶体管M41的电流的镜像电流流过PMOS晶体管42。因此，将其数值与电流I20的数值成比例的电流作为电流ISRCP通过PMOS晶体管M42，供应给根据本发明第一实施例的输出驱动器电路，其中电流之间的比例根据PMOS晶体管M41与M42之间的尺寸比例。这里，如果PMOS晶体管M31、M32、...、M3N、M41及M42具有相同尺寸，则电流ISRCP具有对应于“Vref/nR”的数值。
在图4的情况中，当连接在PMOS晶体管M41与NMOS晶体管M43之间的开关G40导通时，电流I20流过NMOS晶体管M43。此外，具有与电流I20成比例的预定数值的电流流过与NMOS晶体管M43共用其栅极的NMOS晶体管M44。因此，电流供应到根据本发明第一实施例的输出驱动器电路。在这种情况中，根据NMOS晶体管M43与M44之间的尺寸比来确定电流ISRCN的数值。例如，NMOS晶体管M43与M44具有相同尺寸，电流ISRCN具有对应于“Vref/nR”的数值。
图6图示了根据本发明第一实施例的输出驱动器电路的特征波形。参照图6可以发现，以线性方式控制流过PMOS晶体管M10及NMOS晶体管M20的电流和从PMOS晶体管M10及NMOS晶体管M20输出的信号。
因此，根据电流供应单元供应的电流ISRCP及电流ISRCN通过控制其输出信号的转换速率，根据本发明第一实施例的输出驱动器电路可以获得稳定的转换速率特性，而不会受到半导体存储器装置的状态(诸如温度变化及高速操作)任何显著影响。通过控制包含在参考电流产生电路中的开关SW1至SWN中的导通的开关的数目并因此控制电压VRP，可以控制电流ISRCP及电流ISRCN。
图5是图示根据本发明第二实施例的输出驱动器电路的电路图。如图5所示，输出驱动器电路包括PMOS晶体管M50，用于将电源电压Vdd输出到输出端OUT；和NMOS晶体管M60，用于将地电压Vss输出到输出端OUT。输出驱动器电路还包括第一预驱动器210，其包括PMOS晶体管M51，用于响应预定电压Vr1将PMOS晶体管M50的栅极up上拉到电源电压电平Vdd，及NMOS晶体管M52，用于响应预定电压Vr2将PMOS晶体管M50的栅极dn下拉到地电压电平Vss。输出驱动器电路还包括第二预驱动器220，其包括PMOS晶体管M61，用于响应电压Vr1将PMOS晶体管M60的栅极up上拉到电源电压电平Vdd，及NMOS晶体管M62，用于响应电压Vr2将NMOS晶体管M60的栅极dn下拉到地电压电平Vss。
现在将详细描述根据本发明第二实施例的输出驱动器电路的操作。
根据输入数据信号IN从低电平到高电平的转变，晶体管G51及G61关断，而晶体管G52及G62导通。因此，通过NMOS晶体管M52将PMOS晶体管M50的栅极up中储存的电荷进行放电。结果，在PMOS晶体管M50的栅极up处的电压电平转变为地电压电平Vss，从而使PMOS晶体管M50导通。因此，PMOS晶体管M50将具有对应于电源电压Vdd的电平的信号输出到输出端OUT。此外，通过NMOS晶体管M62将NMOS晶体管M60的栅极dn中储存的电荷进行放电。结果，在NMOS晶体管M60的栅极dn上的电压电平转变为地电压电平Vss，从而使NMOS晶体管M60关断。在这种情况中，由电压Vr2控制流过NMOS晶体管M52及M62中每个晶体管的放电电流的数值。此外，根据放电电流的数值、在相关的栅极up或dn上产生的寄生电容以及在相关的栅极up或dn上的充电电压来确定放电时间。此外，根据相关的栅极up或dn上的电位变化来确定导通PMOS晶体管M50所用的时间以及关断NMOS晶体管M60所用的时间，其中电位变化取决于放电电流的数值。
因此，PMOS晶体管M50的导通时间和NMOS晶体管M60的关断时间可以由具有预定电平的电压Vr2控制。因此，可以根据输出电压的上升来稳定控制转换速率，即，使用电压Vr2，根据PMOS晶体管M50的导通时间及NMOS晶体管M60的关断时间来确定上升转换速率。
另一方面，当输入数据信号IN从高电平转变为低电平时，晶体管G51和G61导通，而晶体管G52和G62关断。因此，通过PMOS晶体管M51，使用电源电压源Vdd供应的电流来为PMOS晶体管M50的栅极up充电。结果，在PMOS晶体管M50的栅极up上的电压电平转变为电源电压电平Vdd，从而使PMOS晶体管M50关断。此外，通过PMOS晶体管M61，使用电源电压源Vdd供应的电流来为NMOS晶体管M60的栅极dn充电。结果，在NMOS晶体管M60的栅极dn上的电压电平转变为电源电压电平Vdd，从而使NMOS晶体管M60导通。因此，NMOS晶体管M60将具有对应于地电压Vss的电平的信号输出到输出端OUT。在这种情况中，由电压Vr1控制流过PMOS晶体管M51及M61中的每个晶体管的充电电流的数值。此外，根据相关的栅极up或dn上的电位变化来确定关断PMOS晶体管M50所用的时间以及导通NMOS晶体管M60所用的时间，其中电位变化决于充电电流的数值。
因此，PMOS晶体管M50的关断时间和NMOS晶体管M60的导通时间可以由具有预定电平的电压Vr1控制。因此，可根据输出电压的下降来稳定控制转换速率，即，使用电压Vr1，根据PMOS晶体管M50的关断时间及NMOS晶体管M60的导通时间来确定下降转换速率。
可以从单独电压源来供应电源电压Vr1和Vr2中的每一个电压。尤其是，对于用于控制充电电流的数值的电压Vr1来说，可以使用用于根据本发明第一实施例的电流供应单元的电压VRP。对于用于控制放电电流的数值的电压Vr2而言，可以使用产生在电流供应单元中的电压VRN。
同时，输出驱动器电路应在其输出级上具有相同的上拉及下拉能力。为此目的，上拉驱动器PMOS晶体管M50应具有对应于下拉驱动器NMOS晶体管M60的尺寸的约2倍的尺寸。然而，在这种情况中，在上拉驱动器的栅极up上产生的寄生电容也对应于的在下拉驱动器的栅极dn上产生的寄生电容的2倍左右。寄生电容差可以造成不同的导通/关断时间。为避免这种现象，如图5中所示，根据本发明第二实施例的输出驱动器电路还可以包括连接在NMOS晶体管M60的栅极dn与地Vss之间的补偿电容器C20。
因此，因为根据分别具有预定电平的电压Vr1及Vr2，来控制用于确定输出信号的转换速率的PMOS晶体管M50及NMOS晶体管M60的导通及关断时间，所以根据本发明第二实施例的输出驱动器电路使用相对简单的电路配置，可以有效控制输出信号的转换速率。还可防止输出驱动器电路的电流增加。
从以上描述不难发现，本发明提供了一种输出驱动器电路，其使用从电流供应单元供应的具有小输出变化的电流或电压来控制在其输出级的转换速率，从而即使当由于过程和温度条件发生变化导致电阻及电源电压发生变化时，能够防止转换速率发生突变。因此，输出驱动器电路可广泛用于高速接口电路的输出级。
尽管已参照本发明的确定优选实例表示和描述了本发明，但本领域内的普通技术人员将理解的是，可在不背离由所附权利要求书限定的本发明宗旨和范围的前提下对本发明进行各种形式和细节上的修改。
权利要求
1.一种输出驱动器电路，包括上拉驱动器，用于将电源电压输出到输出端；下拉驱动器，用于将地电压输出到输出端；第一上拉预驱动器，用于响应数据输入信号而启动，并且在其启用状态下，通过使用由电流供应单元供应的第一电流控制的第一充电电流，将上拉驱动器的栅极上拉到电源电压电平；第一下拉预驱动器，用于响应数据输入信号而启动，并且在其启用状态下，通过使用电流供应单元供应的第二电流控制的第一放电电流，将上拉驱动器的栅极下拉到地电压电平；第二上拉预驱动器，用于响应数据输入信号而启动，并且在其启用状态下，使用由第一电流控制的第二充电电流，将下拉驱动器的栅极上拉到电源电压电平；及第二下拉预驱动器，用于响应数据输入信号而启动，并且在其启用状态下，使用由第二电流控制的第二放电电流，将下拉驱动器的栅极下拉到地电压电平。
2.如权利要求1所述的输出驱动器电路，其中第一上拉预驱动器包括第一晶体管，用于使第一电流在电源电压源与电流供应单元之间流动；及第二晶体管，用于与第一晶体管一起组成电流镜，从而通过使用具有与第一电流成比例的预定数值的第一充电电流来上拉该上拉驱动器的栅极。
3.如权利要求1所述的输出驱动器电路，其中第一下拉预驱动器包括第一晶体管，用于允许第二电流在电流供应单元与地之间流动；及第二晶体管，用于与第一晶体管一起组成电流镜，从而使用具有与第二电流成比例的预定数值的第一放电电流来下拉该上拉驱动器的栅极。
4.如权利要求1所述的输出驱动器电路，其中第一上拉预驱动器包括第一晶体管，用于允许第一电流在电源电压源与电流供应单元之间流动，及第二晶体管，用于与第一晶体管一起组成电流镜，从而使用具有与第一电流成比例的预定数值的第一充电电流来上拉该上拉驱动器的栅极；及第一下拉预驱动器包括第三晶体管，用于允许第二电流在电流供应单元与地之间流动，及第四晶体管，用于与第三晶体管一起组成电流镜，从而使用具有与第二电流成比例的预定数值的第一放电电流来下拉该上拉驱动器的栅极。
5.如权利要求1所述的输出驱动器电路，其中第二上拉预驱动器包括第一晶体管，用于允许第一电流在电源电压源与电流供应单元之间流动；及第二晶体管，用于与第一晶体管一起组成电流镜，从而使用具有与第一电流成比例的预定数值的第二充电电流来上拉该下拉驱动器的栅极。
6.如权利要求1所述的输出驱动电路，其中第二下拉预驱动器包括第一晶体管，用于允许第二电流在电流供应单元与地之间流动；及第二晶体管，用于与第一晶体管一起组成电流镜，从而使用具有与第二电流成比例的预定数值的第二放电电流来下拉该下拉驱动器的栅极。
7.如权利要求1所述的输出驱动器电路，其中第二上拉预驱动器包括第一晶体管，用于允许第一电流在电源电压源与电流供应单元之间流动，及第二晶体管，用于与第一晶体管一起组成电流镜，从而使用具有与第一电流成比例的预定数值的第二充电电流来上拉该下拉驱动器的栅极；及第二下拉预驱动器包括第三晶体管，用于允许第二电流在电流供应单元与地之间流动，及第四晶体管，用于与第三晶体管一起组成电流镜，从而使用具有与第二电流成比例的预定数值的第二放电电流来下拉该下拉驱动器的栅极。
8.如权利要求1所述的输出驱动器电路，其中第一上拉预驱动器包括第一晶体管，用于允许第一电流在电源电压源与电流供应单元之间流动，及第二晶体管，用于与第一晶体管一起组成电流镜，从而使用具有与第一电流成比例的预定数值的第一充电电流来上拉该上拉驱动器的栅极；第一下拉预驱动器包括第三晶体管，用于允许第二电流在电流供应单元与地之间流动，及第四晶体管，用于与第三晶体管一起组成电流镜，从而使用具有与第二电流成比例的预定数值的第一放电电流来下拉该上拉驱动器的栅极；第二上拉预驱动器包括第五晶体管，用于允许第一电流在电源电压源与电流供应单元之间流动，及第六晶体管，用于与第五晶体管一起组成电流镜，从而使用具有与第一电流成比例的预定数值的第二充电电流来上拉该下拉驱动器的栅极；及第二下拉预驱动器包括第七晶体管，用于允许第二电流在电流供应单元与地之间流动，及第八晶体管，用于与第七晶体管一起组成电流镜，从而使用具有与第二电流成比例的预定数值的第二放电电流来下拉该下拉驱动器的栅极。
9.如权利要求1至8中任意一个所述的输出驱动器电路，还包括连接到下拉驱动器的栅极和地的补偿电容器，用于补偿上拉驱动器的栅极与下拉驱动器的栅极之间的寄生电容差。
10.如权利要求1至8中任意一个所述的输出驱动器电路，其中电流供应单元包括多个分流晶体管，用于将第一节点与地之间流动的电流分流成预定数值的电流，然后以将分流的电流供应给第一节点，其中第一节点保持在对应于参考电压的电平上；第一附加晶体管，用于响应分流晶体管的各个栅极上的电压，来使第三电流以对应于分流电流的数值的数值流过该晶体管；第二附加晶体管，用于与第一附加晶体管一起组成电流镜，从而输出具有与第三电流成比例的预定数值的电流作为第二电流；第三附加晶体管，用于将来自第一附加晶体管的第三电流提供到地；及第四附加晶体管，用于与第三附加晶体管一起组成电流镜，从而输出具有与第三电流成比例的预定数值的电流作为第一电流。
11.如权利要求9所述的输出驱动器电路，其中电流供应单元包括多个分流晶体管，用于将在第一节点与地之间流动的电流分流成预定数值的电流，然后以将分流的电流供应给第一节点，其中第一节点保持在对应于参考电压的电平上；第九晶体管，用于响应分流晶体管的各自栅极上的电压，允许第三电流以对应于分流的电流的数值的数值流过该晶体管；第十晶体管，用于与第九晶体管一起组成电流镜，从而输出具有与第三电流成比例的预定数值的电流作为第二电流；第十一晶体管，用于将来自第九晶体管的第三电流提供到地；及第十二晶体管，用于与第十一晶体管一起组成电流镜，从而输出具有与第三电流成比例的预定数值的电流作为第一电流。
12.一种输出驱动器电路，其包括上拉驱动器，用于将电源电压输出到输出端；下拉驱动器，用于将地电压输出到输出端；第一预驱动器，包括第一上拉单元，用于响应具有预定电平的第一电压，将上拉驱动器的栅极上拉到电源电压电平，及第一下拉单元，用于响应具有预定电平的第二电压，将上拉驱动器的栅极下拉到地电压的电平；及第二预驱动器，包括第二上拉单元，用于响应第一电压，将下拉驱动器的栅极上拉到电源电压电平，及第二下拉单元，用于响应第二电压，将下拉驱动器的栅极下拉到地电压电平。
13.如权利要求12所述的输出驱动器电路，其中第一预驱动器还包括第一及第二切换单元，用于响应预定数据输入信号来切换第一上拉单元和第一下拉单元的各自的操作。
14.如权利要求12所述的输出驱动器电路，其中第二预驱动器还包括第一及第二切换单元，用于响应预定数据输入信号来切换第二上拉单元和第二下拉单元的各自的操作。
15.如权利要求12至14中任意一个所述的的输出驱动器电路，还包括连接到下拉驱动器的栅极和地的补偿电容器，并用于补偿上拉驱动器的栅极与下拉驱动器的栅极之间的寄生电容差。
全文摘要
本发明涉及一种输出驱动器电路，不管在由应用了输出驱动器电路的半导体存储器装置执行的过程期间发生温度变化，或由半导体存储器装置的工作特性引起的温度变化，输出驱动器电路降低了其输出信号的转换速率的变化，同时甚至在其高速操作模式中仍能具有极好的工作特性。
文档编号H03K19/0185GK1684368SQ20051000559
公开日2005年10月19日 申请日期2005年1月21日 优先权日2004年4月12日
发明者李东郁 申请人:海力士半导体有限公司