专利名称：适用于双相脉冲调制的宽窗口解码器电路的制作方法
技术领域：
本发明涉及适用于解调接收信号以恢复其所携带的数字数据的电子解码器电路，尤其涉及与所使用的信号调制类型特别有关的这种数据恢复。
背景技术：
不同类型的通信信号一般是根据调制类型来分类的。各种不同形式的调制方式各自都具有与其所使用的具体应用有关的优点和缺点。选择特定调制方式的一些考虑因素包括带宽、功耗需求，以及信号传播误差的潜在可能和原始信息的恢复。在使用电容性负载传输线时就特别需要寻求低功耗。对于数字数据而言，已调制信号是自定时还是需要单独的基准时钟可能是十分重要的。调制和解调电路是相对简单还是复杂也可能是决定选择特定调制形式中的一个因素。
每种类型的信号调制都具有专用于执行解调和数据恢复的解码器电路。例如，授予Harada的美国专利No.5,614,861记载了一种适用于相位调制信号特别是四相相移键控(QPSK)信号的解调的系统，该系统采用了一组相位检测器，其中每个相位检测器的一个输入接收所要解调的信号。至少有另一个输入用于接收来自锁相环(PLL)所控制的时钟发生电路的具有指定的、对每个相位检测器不同的相位延迟的基准时钟。随后，将相位检测的结果输入至由逻辑门构成的数据生成电路，以将检测结果转换成一对数据位。
因此就需要适用于低功率、高带宽、脉冲宽度类型的信号调制的解码器电路。
发明内容
本发明是一种适用于处理双相脉冲调制(DPPM)信号以恢复该信号所携带的数据的解码器电路。DPPM信号是一系列其持续时间(或者“脉冲宽度”)表示连续M位的数据位组的高和低的脉冲的串行流的形式。M位组的2M种可能的数据值各自唯一对应于2M种不同的脉冲宽度中的一种。高信号脉冲和低信号脉冲均表示M位数据。解码器可以在不需要独立的或者恢复的时钟的条件下将这一系列信号脉冲转换回数据位的有序序列。
更具体地说，每个高或低信号脉冲各自的脉冲宽度可以通过管道式传送已调制信号通过一个短延迟链随后在一组逻辑“与”门中将各延迟的输出与原始的未延迟信号组合来确定。延迟链提供选择成使得重叠的延迟和未延迟信号可生成从表示每一个可能的M位数据值的逻辑门生成比较结果的唯一组合的指定的延迟。根据传入信号脉冲的长度，“与”门电路可输出或不输出高脉冲。逻辑“与”门的输出与相应的触发寄存器的时钟输入耦合，以将其从原先的状态设置成相反的状态，由此来存储各个逻辑“与”门的比较值。来自触发器的寄存的输出可以由解码逻辑装置来诠释，以确定连续脉冲宽度并将所确定的脉冲宽度转换成相应的若干M位数据组。由于从传入脉冲的长度推导出经解码数据，因此就实现了解码功能。
解码器电路可以采用数个分离的高和低脉冲宽度确定电路来实现，各个电路基本相同，其中专用于确定高脉冲的宽度的电路模块耦合成直接从信号输入接收DPPM信号的，而专用于确定低脉冲的宽度的电路模块通过信号反相器耦合至信号输入。由两个电路模块所恢复的若干数据位组随后在并行输出寄存器中被交织并组合成数据字。然而，也可对高和低脉冲相位两者采用单个脉冲宽度确定电路来实现解码器。
图1是根据本发明的适用于表示相应的一组双位数据码元的一组不同脉冲持续时间的DPPM脉冲的图示意(信号数值相对于时间)。
图2A和2B是根据本发明的对应于一组示例数据的DPPM脉冲串的图示，，示出在单个100ns系统时钟周期内一系列9个高和低持续脉冲的传送。
图3是根据本发明的具有高脉冲和低脉冲宽度解码器的示例性DPPM解码器电路的模块级示意图。
图4是示出适用于图3的DPPM解码器的示例性高脉冲宽度解码器的细节的模块级示意图。低脉冲宽度解码器基本相同。
图5A至5D是数组图示说明在高和低脉冲宽度解码器中的延迟链和逻辑“与”门分别对4ns、6ns、8ns和10ns脉冲宽度的操作的时序图。
图6是适于在图3和图4的高和低脉冲宽度解码器中使用的示例性解码逻辑的示意图。
图7是图示说明适用于DPPM信号脉冲的过滤掉目标窗口之外的假脉冲的时序图。
具体实施例方式
本发明是一种将双相脉冲调制(DPPM)信号转换回其数字数据表示的解码器电路(图3至图5示出其实施例)。
本发明所解码的DPPM信号DPPM是一种将以二进制电路状态(1和0)形式驻留在数字电路中的数据表示为一串每脉冲各自持续时间或宽度表示两位(或多位)数据的交替的高和低脉冲信号的方法。DPPM信号调制技术在2004年4月29日提交的美国专利申请No.10/836,705中记载，该专利已经转让给了本发明的受让人。该在前申请还记载了适用于产生DPPM信号的示例性编码器硬件，以及与这里所讨论的不同的解码器电路。
“双相”是指在DPPM信号中信息以高持续脉冲和低持续脉冲两者来发送这一事实。大多数脉冲宽度调制方案都简单地变化高持续脉冲的宽度，并因此实际上只调制了占空比。DPPM独立调制高持续脉冲和低持续脉冲两者的宽度，从而各个“周期”的高和低部分中编码了不同的位组。因此，时钟周期和占空比关于所生成的脉冲串已不再是有效的概念。
图1示出了DPPM调制的一个示例性实施例，该实施例使用2位进行编码。可以使用一组表示每种可能的双位码元值的不同脉冲宽度来编码这些位对，例如，00＝4ns脉冲01＝6ns脉冲10＝8ns脉冲11＝10ns脉冲4、6、8和10ns脉冲宽度的选择是任意的，并且也可以选择4、5、6和7ns或者某些其它的脉冲宽度，前提是在DPPM信号传输的接收端的解码电路能够将不同的脉冲宽度相互区分开来。除了特定的解码电路之外，在传播环境中的过程变化、温度/电压变化、以及信号退化和噪声也会对每脉冲所能够编码的位数构成实际的限制。对于每脉冲编码3位的DPPM信号而言，必须能够正确地分辨8(＝23)种可能的脉冲宽度，而每脉冲编码4位的信号就必须具有能被正确分辨的16(＝24)种可能的脉冲宽度。数据率可以认为是每秒所编码的位数(或者也可以认为是每秒的脉冲数)，这取决于每系统时钟周期的脉冲数并取决于系统时钟频率。
DPPM本质上是“无时钟”的，这意味着能够仅通过检测与每个过渡相关的脉冲宽度来解码数据。这意味着不需要随数据发送时钟，也不需要编码以及从数据恢复时钟。另外，在解码电路内也不需要具有时钟。这在不同的芯片之间传输时限脉冲串时是主要的优点，因为它免除了操纵可能引入时序变化和误差几率的时钟的需要。唯一的时钟考虑是在每个系统时钟周期内将发送数个脉冲“周期”这一事实。例如，图2A和2B示出了在100ns系统时钟周期中传送18位数据(这里组织成9个双位)的交替的高和低脉冲(5个高脉冲和4个低脉冲)的DPPM脉冲序列的示例。这18位可以形成例如一个16位数据字以及附于该数据字的2位纠错码。于是，每系统时钟周期内可以传送一个数据字。
由于信息可以在脉冲串的正相和负相两者上发送，所以DPPM本质上是不归0(或者不归1)调制方案。然而，一般需要在每个这类序列结束时将系统时钟周期内所包含的脉冲序列归0(或1)。当如图2A和2B的示例中那样在要被表示为脉冲的字中的多位码元的数目是奇数时，这种优选方案最容易实现，因为作为最后一个脉冲的拖尾过渡，该序列中的最后一个码元需要归0(或者归1)。然而，如果编码器插入了额外的脉冲并且解码器忽略该额外的脉冲以强制回归，则就不必遵循这一规则。
于是，DPPM方法将诸如双位(N＝2)等若干N数据位组表示为指定宽度的信号脉冲。2N种可能的数据值各自对应于2N种不同的脉冲宽度中的一个，并且交替的高和低信号脉冲可表示连续的N数据位组。信号编码和解码电路在信息内容的数据位和信号脉冲表示之间进行转换。
为将数据位编码为信号脉冲，首先将所接收到的数据字细分成若干N数据位组的有序序列，随后将该序列中的每个组转换成其相应的信号脉冲表示，从而产生表示该数据的一系列高和低信号脉冲。执行数据字到信号脉冲的转换的一种方法是指定若干的信号脉冲过渡时间，且各个过渡时间对应于前置过渡时间加上由对应于当前的M数据位组的指定脉冲宽度的，并随后在这些指定的过渡时间产生信号脉冲过渡。2004年4月29日所提交的美国专利申请No.10/836,703中记载的并已转让给本发明的受让人的示例性编码器硬件就以这种方法来进行转换。
为将DPPM信号解码回数据，需要确定每个高和低的信号脉冲的脉冲宽度，随后将其转换回若干N数据位组的有序序列，并重新组合成数据字。一种进行这种转换的方法由以下参考图3至图7的说明中所阐述的示例性解码器硬件来实现的。
根据本发明的解码器电路请参阅图3，本发明的一个示例性DPPM解码器电路处理在输入43上所接收到的串行DPPM信号，以从输出寄存器78获得例如18位宽度的并行的数据输出。高脉冲和低脉冲宽度解码器47和48确定高和低脉冲各自的宽度(持续时间)。为解码低持续脉冲，首先由反相器45将传入的DPPM信号反相，随后将反相的信号发送给低脉冲宽度解码器48。各个解码器只对高脉冲进行操作。当DPPM信号被反相时，低脉冲就变成为高脉冲并且由解码器48对其进行操作。因此，可以采用基本相同的子电路独立解码高和低脉冲。此外，只利用行经延迟链的上升沿来解码DPPM信号。从而避免了可能因与例如在脉冲宽度解码器47和48中所使用的延迟链49(见图4)等中的非对称的时序上升和下降边沿相关联的非对称时序而导致的问题。并且，每个解码器47和48在另一解码器处理其脉冲的周期中有时间重新初始化其触发器55A至C(见图4)。
由宽度解码器47和48确定的脉冲宽度由相应解码器作为二位输出67和68提供，分别表示为高和低脉冲数据DATA_H和DATA_L。这些对应于各个脉冲的数据被连续加载到5×2串行输入并行输出的移位寄存器71和72中。用于这些移位寄存器71和72的相应时钟H_SFT_CLK和L_SFT_CLK控制着这些数据位对的串行移入。并行输出始终是可用的，但是仅在接收到加载时钟信号LOAD_CLK之后才被加载到寄存器78中。在以18位字提供信号数据的一个实施例中，不使用低脉冲移位寄存器72中的最右边一对寄存器的位置。而是可以改为使用4×2移位寄存器。
SYS_CLK是在DPPM解码器外部所产生的系统时钟。LOAD_CLK为也是在DPPM解码器外部所产生的加载时钟。这些时钟提供了并行输出寄存器78的内部时序和加载控制。可以用交织的方式将来自高脉冲和低脉冲移位寄存器71和72的若干数据位对加载到寄存器78中，使得对应于高脉冲的位被加载到寄存器78的位17、16、13、12、9、8、5、4、1和0的位置，而对应于低脉冲的位被加载到寄存器78的位15、14、11、10、7、6、3和2的位置。
请参阅图4，数据的值一般是通过检测与每个脉冲的前沿相关的脉冲宽度来确定的，因此，正如以上所讨论的，在接收器处就不再需要额外的时钟、时钟线、时钟编码或者时钟恢复电路来进行解码。事实上，在本解码器中，将传入的数据脉冲与相同脉冲的延迟版本相比较，从而消除了在操纵或恢复时钟时引入误差的几率。表示数据的已调制信号被管道式传送通过短延迟链，并且输出被用于与未延迟信号相比较。
更具体的说，高脉冲和低脉冲宽度解码器47和48(见图3)各自包括具有总数为N+1个抽头输出的延迟链49，其中N-1个输出表示延迟链的不级，其中N是表示已编码数据的不同延迟值的数目(例如，对于二位编码而言，N＝4)。设置抽头输出T2和T3以复位寄存器55A-C并控制移位寄存器71和72(见图3)。
要可靠地确定脉冲宽度，适当的延迟数值是十分重要的。逻辑门的驱动强度，连接线的布局安排以及其它处理因素都会影响DPPM信号驱动逻辑“与”门51A-C的时序。因此，在各个脉冲宽度解码器47和48中的去歪斜(de-skew)模块44和46允许独立微调DPPM信号的延迟以例如考虑在延迟链49中的过程变化。一个去歪斜模块44引向延迟链49，而另一个去歪斜模块46则引向“与”门51A-C。去歪斜的量可可由例如调谐各个模块44和46中的微动电路的寄存器(未显示)来控制。在延迟链49或者其路径中的任何逻辑慢于预期的情形中，可由模块46调慢未延迟的信号以使之相匹配。类似地，如果未延迟信号的传播路径慢于预期的话，则可以由模块44来调慢延迟链49的输出使之相匹配。除了这些与延迟DPPM信号相关联的时序要求以外，解码器对时序变化的容差相对较好。由于没有与采样电路相关联的建立和保持的要求，该解码器可以最大化工作窗口，从而简化了要由去歪斜模块44和46提供的调整。
正如在图4中所看到的，数据脉冲的上升沿通过延迟链49发送并且出现在T4、T6和T8，它们被提供给“与”门51A-C的第一输入。来自信号输入43的未延迟数据脉冲被提供给“与”门51A-C的第二输入。“与”门51A-C将不同地延迟的脉冲与未延迟脉冲相比较，以获得可指示脉冲宽度的信号，正如在图5A-5D中所看到的。
在图5A中，DPPM脉冲具有4ns的宽度。延迟抽头T4、T6和T8都产生至少4ns的延迟，至此未延迟脉冲已经结束。因此，“与”门输出全部为低。在图5B中，DPPM脉冲具有6ns的宽度。延迟4ns的脉冲在未延迟信号结束之前开始，使得T4抽头的“与”门51C产生输出脉冲T4_AND。对应于6ns和8ns延迟的所有其它“与”门都保持为低，因为未延迟信号输入已经在6ns处结束。在图5C中，DPPM脉冲具有8ns的宽度。因此，对应于T6和T4抽头的“与”门51B-C产生输出脉冲T6_AND和T4_AND，而接收T8抽头的“与”门51A则保持为低。最后，在图5D中，DPPM脉冲具有10ns的宽度。因为来自抽头T4、T6和T8的所有三个延迟信号都在未延迟脉冲结束之前开始其脉冲，所以所有三个“与”门51A-C都产生脉冲输出T8_AND、T6_AND和T4_AND。
将来自逻辑“与”门51A-C的输出提供给相应的可复位D触发寄存器55A-C的时钟输入。这些触发器可以通过复位信号H_REG_RST(类似地，对于低脉冲宽度解码器中相应的触发器而言是复位信号L_REG_RST)在反相的前一脉冲的延迟T3复位到第一状态(例如，低)。或者，触发器也可以在来自当前脉冲相位的抽头T4的脉冲开始之前足以确保触发器确实被预置的任何时间被复位。触发器也具有用于接收对应于与第一状态相反的第二状态(例如，高)的电压电平。在本文所示出的该示例性实施例中，触发器被预置为低，并且连结在一为高的数据输入上。然而，它们也可以很容易地预置为高并连结在低上。每当触发器由“与”门的输出脉冲定时触发，它就将取其数据输入处提供的第二状态。只要“与”门不产生输出脉冲，相应的触发器就仍保持在先前由复位信号所建立的其第一状态。因此，触发寄存器55A-C存储着对应于各种信号延迟的比较结果。
来自触发器55A-C的表示对应于4ns、6ns和8ns延迟的比较结果D4、D6和D8因此共同表示DPPM信号脉冲的脉冲宽度的Q数据输出被提供给解码逻辑65，由其将共同结果转换成对应于所确定脉冲宽度的二位输出DATA_H(或者对应于低脉冲的DATA_L)。图6所示的示例性解码逻辑65可实现以下真值表
请参阅图7，因为DPPM信号实际上是一系列脉冲，所以“与”门51A-C(见图4)会在除了目标脉冲之外还产生一些假脉冲。解码器必须过滤掉这些假脉冲。在该示例中，6ns高脉冲81之后跟着4ns低脉冲83，随后跟着另一个6ns高脉冲85。高脉冲81和85从逻辑“与”门51C的输出T4_AND产生目标脉冲输出91和95。其它逻辑“与”门51A-B应该没有脉冲，然而却产生了两个假脉冲97和99。这是由于与第一个高脉冲81相关连的延迟信号与未延迟的第二个高脉冲85进行了不适当的比较。(脉冲宽度解码器48对低脉冲83进行解码。)过滤假脉冲是通过使解码器的触发器55A-C在目标窗口之外保持在复位模式来实现的。将触发器保持在复位模式，就能使假脉冲97和99不会改变触发器的状态。过滤周期的开始不迟于第二个高脉冲的开始。过滤周期在与在前的延迟脉冲重叠的所有危险过去之后但在目标的真脉冲95发生之前结束。已经发现，对于该复位信号而言，使用反相的插入脉冲83的延迟版本是十分理想的，因为插入脉冲的持续时间确立了下一个脉冲开始的时间并且还确定与在先各延迟脉冲相重叠的可能性。在图3所示的双解码器的实现中，高脉冲宽度解码器47为低脉冲宽度解码器48提供复位信号，反之亦然。特别是，解码器47和48各自使用来自另一解码器的延迟链49的抽头T3来获得用于复位其触发器55A-C的相应H_REG_RST和L_REG_RST信号。以此方式，类似于97和99的假脉冲就不会再寄存于触发器55A-C中。
本发明的DPPM解码器不需要采样传入的脉冲串，仅仅只需要使用逻辑门来比较脉冲的延迟和未延迟版本并且寄存比较的结果。涉及采样的解码方案一般都要求延迟脉冲的前沿仔细地对齐未延迟脉冲，以使得采样边沿发生在任意两个连续大小的脉冲宽度充分之间处，以防止在确定给定脉冲所表示的数据时产生歧义。本文所提出的DPPM解码器不依赖于采样，而是依赖于比较所重叠的脉冲，唯一的时序要求是任何重叠都必须足够大以生成满足存储比较结果的触发器的时钟输入的最小脉冲需求的脉冲。于是，本发明的解码器对因电路的设计、布局和制造所导致的时序误差可具有较大的容差。
本发明的DPPM解码器可应用于提供处理器和外围设备之间的串行数据链路的串行至并行接口中，诸如在移动电话、数字相机等设备中所常见的。例如，解码器可以接收来自微处理器或者相机传感器的串行数据，并且将经解码的数据呈递给LCD显示器或者存储器设备。可有各种各样的此类应用，因为数据的DPPM传输可以减少在电路板上器件之间必须排布的大量走线，并且允许在相对较低的功耗下实现高数据率。
虽然本发明已经以N＝2的示例性电路为例进行了说明，但是本领域技术人员很容易预见可以根据通过相应增加延迟抽头、逻辑“与”门以及触发器的数目以及改变解码逻辑65对任意N值所需的对该电路的修改。
权利要求
1.一种脉冲宽度确定电路模块，包括适用于产生DPPM信号的相对于信号脉冲前沿的一组指定的延迟的装置，所述指定的延迟被选择成对应于一组可能的N位数据值的预期脉冲过渡时间中除最长的那一个以外的其它所有预期脉冲过渡时间；一组逻辑“与”门，每个所述逻辑“与”门具有被耦合成接收无延迟的DPPM信号的第一输入和被耦合成接收具有所述指定延迟之一的DPPM信号的第二输入，每个所述逻辑“与”门还具有一个输出；一组寄存器，每个所述寄存器具有用于在每个DPPM信号脉冲开始时将该寄存器复位到已知状态的复位输入、被连结成接收与所述已知状态相反的值的数据输入、耦合到相应逻辑“与”门的输出的时钟输入、和寄存器输出；以及，逻辑装置，它耦合到来自所述一组寄存器的寄存器输出，用于将一组寄存的状态转换成每个DPPM信号脉冲所对应的N位数据值。
2.如权利要求1所述的DPPM解码器电路，其特征在于，所述用于产生一组指定延迟的装置包括配置成接收DPPM信号脉冲并将其传播至多个抽头的延迟链。
3.一种双相脉冲调制(DPPM)解码器电路，包括DPPM信号输入，它配置成接收由一系列对应于N位的数据位组的指定宽度的交替的高和低信号脉冲构成的DPPM信号；信号反相器，它耦合到所述DPPM信号输入；高和低脉冲宽度确定电路模块，它耦合到所述DPPM信号输入，所述低脉冲宽度确定电路模块经由所述信号反相器耦合到所述DPPM信号输入，每个所述脉冲宽度确定电路模块被构造成输出对应于相应高和低信号脉冲的脉冲宽度的N位数据值；以及，并行输出寄存器，它耦合到所述高和低脉冲宽度确定电路模块，所述并行输出寄存器被配置成接收和交织所述N位数据值并输出对应于所述DPPM信号的数据字；每个所述脉冲宽度确定电路模块具有适用于产生所述DPPM信号的相对于信号脉冲前沿的一组指定的延迟的装置，所述指定的延迟可被选择成对应于一组可能的N位数据值的预期脉冲过渡时间中除最长的那一个以外的其它所有预期脉冲过渡时间；一组逻辑“与”门，每个所述逻辑“与”门具有耦合成接收无延迟的DPPM信号的第一输入和耦合成接收具有所述指定延迟之一的DPPM信号的第二输入，每个所述逻辑“与”门还具有一个输出；一组寄存器，每个所述寄存器具有用于在每个DPPM信号脉冲开始时将该寄存器复位到已知状态的复位输入、被连结成接收与所述已知状态相反的值的数据输入、耦合到相应的逻辑“与”门的输出的时钟输入、以及一寄存器输出；以及，逻辑装置，它耦合到来自所述一组寄存器的寄存器输出，用于将所述一组寄存的状态转换成每个DPPM信号脉冲所对应的N位数据值。
4.如权利要求3所述的DPPM解码器电路，其特征在于，所述用于产生一组指定延迟的装置包括被配置成接收DPPM信号脉冲并将其传播至多个抽头的延迟链。
5.如权利要求3所述的DPPM解码器电路，其特征在于，所述在一个脉冲宽度确定电路模块中的每个寄存器的复位输入被耦合成从另一个脉冲宽度确定电路模块接收延迟的DPPM信号，所述延迟的DPPM信号至多具有小于所述一组可能的数据值的最短预期脉冲过渡时间的延迟。
6.如权利要求3所述的DPPM解码器电路，其特征在于，还包括移位寄存器，所述移位寄存器被配置成接收相同电平的连续的高或低脉冲的数据值，并将所述数据值加载至所述并行输出寄存器。
7.一种确定信号脉冲宽度的方法，包括将所接收到的DPPM信号提供给2N-1个逻辑“与”门各自的第一输入；将所接收到的DPPM信号延迟多个指定的延迟时间，并将每个延迟的DPPM信号提供给一不同的逻辑“与”门的第二输入，所述延迟时间被选为对应于一组2N个可能的离散脉冲宽度的预期脉冲过渡时间中除最长的那一个以外的其它所有预期的脉冲过渡时间；将经反相和延迟的DPPM信号作为复位输入提供给2N-1个触发寄存器中的每一个，所述延迟小于所述一组离散脉冲宽度的最短预期脉冲过渡时间；将来自每个所述逻辑“与”门的输出提供给所述触发寄存器中相应的一个的时钟输入，所述寄存器具有连结到与所述寄存器的复位状态相反的值的数据输入，从而根据所述DPPM信号脉冲的长度，寄存器状态被或者不被翻转成相反的状态；以及，将所述触发寄存器的一组信号状态逻辑转换成每个信号脉冲相应的N位数据值。
8.一种操作双相脉冲调制(DPPM)解码器电路以将一系列信号脉冲转换成数据的方法，包括接收一系列交替的高和低信号脉冲形式的DPPM信号，每个所述高或低信号脉冲所具有的特征是2N种可能的离散脉冲宽度中的任何一种唯一地对应于N位的数据位组的2N种可能的数据值；将所述DPPPM信号与所述DPPM信号的对应于多个延迟时间中的每一个的延迟版本相比较，以确定每个所述信号脉冲的脉冲宽度以及相应的M位数据值，所述比较包括(a)将所接收到的DPPM信号提供给2N-1个逻辑“与”门各自的第一输入；(b)将所接收到的DPPM信号延迟多个指定的延迟时间，并将每个延迟的DPPM信号提供给一不同的逻辑“与”门的第二输入，所述延迟时间被选择成对应于一组2N个可能的离散脉冲宽度的预期脉冲过渡时间中除最长的一个以外的其它所有预期脉冲过渡时间；(c)将经反相和延迟的DPPM信号作为复位输入提供给2N-1个触发寄存器中的每一个，所述延迟小于所述一组离散脉冲宽度的最短预期脉冲过渡时间；(d)将来自每个所述逻辑“与”门的输出提供给所述触发寄存器中相应的一个的时钟输入，所述寄存器具有连结到与所述寄存器的复位状态相反的值的数据输入，从而根据所述DPPM信号脉冲的长度，所述寄存器的状态被或不被翻转成相反的状态；以及(e)将所述触发寄存器的一组信号状态逻辑转换成每个信号脉冲相应的N位数据值；以及将连续的N位数据值组合成数据字。
9.如权利要求8所述的方法，其特征在于，所述将低脉冲转换成数据是由与将高脉冲转换成数据的电路模块分离的电路模块进行的，所述各电路模块是基本相同的，并且所述DPPM信号在由专用于转换所述低脉冲的电路模块接收之前被反相。
10.如权利要求8所述的方法，其特征在于，所述将连续的N位数据值组合成数据字包括，将从每个信号脉冲获得的数据值加载至移位寄存器并且在每个系统时钟周期结束之时输出所述移位寄存器的任何内容，每个所述系统时钟周期的特征在于所接收到的DPPM信号的多种信号脉冲表示数据字。
全文摘要
一种双相脉冲调制(DPPM)解码器电路(见图3)可处理一系列其脉冲宽度表示连续的若干M数据位组(例如，00、01、10、11)的高和低脉冲形式的DPPM信号，以便于恢复该信号所携带的数据。M位组的文档编号H03K7/08GK101065902SQ200580038232
公开日2007年10月31日 申请日期2005年8月8日 优先权日2004年9月8日
发明者D·S·科恩 申请人:爱特梅尔股份有限公司