专利名称：用于高电压输入的上拉晶体管的栅极控制电路的制作方法
技术领域：
本发明关于一种用于上拉晶体管的栅极控制电路，尤指一种用于高电压输入的上拉晶体管的栅极控制电路。
背景技术：
图1示意性地显示了一已知上拉晶体管电路，在此电路中，PMOS上拉晶体管MPU1的源极端S和其基底B连接在一起，然后被连接至电源电位Vdd，晶体管MPU1的栅极端G被连接至Vss，而晶体管MPU 1的漏极端D被连接至NMOS晶体管MN1的漏极端D，晶体管MN1的基底B被连接至Vss，晶体管MN1的栅极端G被连接至电源电位Vdd，而晶体管MN1的源极端S被连接至焊垫PAD。在图1的电路中，因为NMOS晶体管MN1的栅极端G被连接至电源电位Vdd，所以在正常状态下，焊垫节点的电位将会是晶体管MN1的源极电压，因此，焊垫电压能够高达Vdd-Vtn。如果此焊垫节点为系统电路板上的其中一个输入讯号，则会产生下面的问题。
(1)小杂讯容限如果在电源平面上有杂讯，则能够据以减小焊垫电压。如果焊垫电压是低于其他晶片上的输入临界电压，则可能会发生系统故障。
(2)漏泄电流因为焊垫电压没有充分到达电源电位，所以在其他晶片中会有漏泄电流，这是因为输入讯号不能够完全使其他晶片中的PMOS晶体管截止。
因此，在图1的电路中，焊垫电压不能够充分上升到达电源电位电位，所以会因为小杂讯容限而造成系统故障。
图2示意性地显示了另一已知上拉晶体管电路，在此电路中，上拉PMOS晶体管MPU 2的源极端S被连接至电源电位Vdd，晶体管MPU 2的栅极端G被连接至Vss，上拉晶体管MPU 2的基底B被连接至一N阱，而上拉晶体管MPU 2的漏极端D被连接至焊垫。
在图2的电路中，介于焊垫与用于上拉电阻器的上拉晶体管MPU 2的栅极端G间的电压差能够比栅极氧化物崩溃电压及TDDB(时变电介质崩溃)规格电压还高。因此，在图2的电路中，会发生可靠度问题，例如TDDB。
综上所述，当高电压讯号被施加于焊垫时，如果人们不能够控制上拉晶体管的栅极偏压电压，则会产生诸如TDDB的可靠度问题，并且由于较小的杂讯容限而导致系统故障。
发明内容
本发明的目的在于克服已知上拉晶体管电路的小杂讯容限、漏泄电流及TDDB等问题而提供一种用于上拉电阻器用的上拉晶体管的栅极控制电路，以便将Vdd电位给予焊垫节点，以及足够的杂讯容限，实质地去除可靠度问题。
依据本发明，提供一种包含一用于上拉晶体管的栅极控制电路的电路，其中，上拉晶体管的栅极端G被连接至栅极控制电路，上拉晶体管的源极端S被连接至电源电位，上拉晶体管的漏极端D被连接至焊垫节点，且上拉晶体管的基底B被连接至一N阱，该电路的特征在于，当高电压讯号被施加时，该栅极控制电路被用来控制上拉晶体管的栅极偏压电压。
依据本发明，提供一种用于上拉晶体管的栅极控制电路，其包含两个n通道MOSFETs和一p通道MOSFET。
依据本发明，提供另一种用于上拉晶体管的栅极控制电路，其使用多级电源。
依据本发明，提供另一种用于上拉晶体管的栅极控制电路，其包含两个NMOS晶体管以构成二极管连接。
依据本发明，提供另一种用于上拉晶体管的栅极控制电路，其包含两个以上串联的NMOS晶体管以构成二极管连接。
依据本发明，提供另一种用于上拉晶体管的栅极控制电路，其包含两个PMOS晶体管以构成二极管连接。
依据本发明，提供另一种用于上拉晶体管的栅极控制电路，其包含两个以上串联的PMOS晶体管以构成二极管连接。
依据本发明，提供另一种用于上拉晶体管的栅极控制电路，其包含两个被动电阻器以形成一分压器。
依据本发明，提供另一种用于上拉晶体管的栅极控制电路，其包含两个二极管以形成一分压器。
依据本发明，提供另一种用于上拉晶体管的栅极控制电路，其包含两组以上二极管的串联连接做为分压器。
依据本发明，提供另一种用于上拉晶体管的栅极控制电路，其包含一NMOS晶体管及一PMOS晶体管以构成一偏压电路。
依据本发明，提供另一种用于上拉晶体管的栅极控制电路，其包含两个以上的NMOS晶体管及两个以上的PMOS晶体管以构成偏压电路。
依据本发明，提供另一种用于上拉晶体管的栅极控制电路，其包含一NMOS晶体管及一PMOS晶体管以构成一反相器。
为了能够进一步了解本发明之优点、特征及其他目的，兹附以图式详细说明于下。
图1示意性地显示了一已知上拉晶体管电路的电路图。
图2示意性地显示了另一已知上拉晶体管电路的电路图。
图3示意性地显示了依据本发明的代表性电路的电路图。
图4示意性地显示了图3的栅极控制电路其中一实施例的电路图。
图5示意性地显示了使用多级电源的依据本发明的另一代表性电路的电路图。
图6显示了依据本发明的栅极控制电路的示意电路图。
图7显示了依据本发明的另一栅极控制电路的示意电路图。
图8显示了依据本发明的另一栅极控制电路的示意电路图。
图9显示了依据本发明的另一栅极控制电路的示意电路图。
图10显示了依据本发明的另一栅极控制电路的示意电路图。
图11显示了依据本发明的另一栅极控制电路的示意电路图。
图12显示了依据本发明的另一栅极控制电路的示意电路图。
图13显示了依据本发明的另一栅极控制电路的示意电路图。
图14显示了依据本发明的另一栅极控制电路的示意电路图。
图15显示了依据本发明的另一栅极控制电路的示意电路图。
具体实施例方式
现在将在下文中参照附图来说明根据本发明的较佳实施例。
图3显示了依据本发明的包含一用于上拉晶体管的栅极控制电路的示意电路图，在此电路中，上拉晶体管MPU 3的栅极端G被连接至栅极控制电路31，晶体管MPU 3的源极端S被连接至电源电位Vdd，晶体管MPU 3的漏极端D被连接至焊垫PAD节点，且晶体管MPU 3的基底B被连接至一N阱。图3的电路的操作为当高电压讯号被施加时，栅极控制电路31是用来控制上拉晶体管MPU 3的栅极偏压电压，也就是说，藉由栅极控制电路31来控制上拉晶体管MPU 3的栅极电压，并且晶体管MPU 3的井偏压被控制，以去除焊垫与电源电位Vdd之间的漏泄电流。
图4显示了图3的栅极控制电路其中一实施例的示意电路，在此电路中，栅极控制电路41是由两个n通道MOSFET(MOS场效应晶体管)MN2及MN3和一p通道MOSFET MP1所构成的，其中，晶体管MN2及MN3的栅极端G被连接至Vdd(电源)，晶体管MN2的漏极端D被连接至上拉晶体管MPU 4的栅极端G，晶体管MN2的源极端S和晶体管MN3的漏极端D连接在一起，晶体管MN3的源极端S被连接至接地电位GND，并且晶体管MN2及MN3的基底B也被连接至GND。再者，晶体管MP1的栅极端G被连接至Vdd，晶体管MP1的源极端S或漏极端D分别被连接至上拉晶体管MPU 4的栅极端G或PAD节点，端视PAD的电压而定，而PAD的电压变化范围是从零伏到Vdd+α，并且晶体管MP1的基底B被连接至一N阱。也就是说，当PAD电压小于Vdd+Vtp(Vtp为晶体管MP1的导通电压)时，晶体管MP1将会截止，所以上拉晶体管MPU 4的栅极端G电压为零，而当PAD电压大于Vdd+Vtp且小于Vdd+Vtp+α时，晶体管MP1将会导通，所以上拉晶体管MPU 4的栅极端G电压等于PAD电压。此外，晶体管MPU 4的源极端S被连接至电源电位，晶体管MPU 4的漏极端D被连接至焊垫节点，且晶体管MPU 4的基底B被连接至一N阱。
参照图4，因为晶体管MN2及MN3相较于晶体管MP1为宽度与长度的比值非常小的晶体管，所以在正常的状态下，晶体管MP1是关闭的，此时，晶体管MPU 4的栅极电压经由NMOS晶体管MN2及MN3而被连接至接地。但是，如果比Vdd+Vthp(Vthp为晶体管MP1的临界电压)还高的电压被施加于PAD节点，则晶体管MPU 4的栅极电压将会上升到达PAD电压，而且，人们可以赋予晶体管MPU 4的栅极电压适当的尺寸及适当的偏压。有了此电路，在正常的状态下，PAD电压能够被充分地上拉，并且如果较高的电压被施加于焊垫，则晶体管MPU 4的栅极电压将会介在PAD电压与接地之间，因此，在PAD节点与晶体管MPU 4的栅极电压间的电压差值是小于栅极氧化物崩溃电压。虽然PAD电压高于可靠度规格的限制，因为晶体管MPU 4的栅极电压系等于PAD节点的电压电位，所以没有可靠度问题发生。
图5为本发明的另一代表性电路，其使用多级(multi-level)电源，在此情况中，其中一级的电源被直接连接至上拉晶体管的栅极端G。在图5的电路中，上拉晶体管MPU 5的栅极端G被连接至VGC(其具有电源与接地之间的电压电位)，晶体管MPU 5的源极端S被连接至Vdd，晶体管MPU 5的漏极端D被连接至PAD节点，且晶体管MPU 5的基底B被连接至N阱。
在正常的状态下，因为上拉晶体管MPU 5的栅极端G被连接至VGC，所以PAD电压能够经由上拉PMOS晶体管MPU 5而被充分地上拉，并且因为在PAD节点与晶体管MPU 5的栅极电压间的电压差值是小于栅极氧化物崩溃电压，所以没有可靠度问题发生。
下面参照图6到图15来说明依据本发明的栅极控制电路的实施例。
图6示意性地显示了依据本发明的栅极控制电路，其中，使用两个NMOS晶体管来构成二极管连接。在图6的电路中，栅极控制电路61包含两个n通道MOSFETsMN4及MN5，在此电路中，NMOS晶体管MN5的栅极端G和其漏极端D相连接，然后再连接至Vdd，NMOS晶体管MN4的栅极端G被连接至其漏极端D，而晶体管MN4的漏极端D和晶体管MN5的源极端S相连接，然后再连接至上拉晶体管MPU 6的栅极端G，晶体管MN4的源极端S被连接至GND，并且晶体管MN4及MN5的基底B也被连接至GND。此外，上拉晶体管MPU 6的源极端S被连接至电源电位Vdd，晶体管MPU 6的漏极端D被连接至PAD节点，且晶体管MPU 6的基底B被连接至一N阱。
此时，上拉PMOS晶体管MPU 6的栅极电压是在电源与接地之间。和图5的说明相同地，PAD电压能够被充分地上拉至电源电位，并且因为在晶体管MPU 6的栅极电压与PAD电压间的电压差值是小于栅极氧化物崩溃电压，所以没有可靠度问题发生。
图7示意性地显示了依据本发明的另一栅极控制电路，其中，使用两个以上串联的NMOS晶体管来构成二极管连接。在图7的电路中，栅极控制电路71包含四个n通道MOSFETs MN6，MN7，MN8，及MN9，在此电路中，晶体管MN6及MN7形成一组二极管连接，且晶体管MN7的栅极端G和其漏极端D连接在一起，然后再被连接至Vdd，晶体管MN6的栅极端G和其漏极端D连接在一起，然后再被连接至晶体管MN7的源极端S。同时，晶体管MN8及MN9形成另一组二极管连接，且晶体管MN9的栅极端G被连接至其漏极端D，晶体管MN8的栅极端G和其漏极端D连接在一起，然后再被连接至晶体管MN9的源极端S，且晶体管MN8的源极端S被连接至GND。此外，晶体管MN6的源极端S和晶体管MN9的漏极端D相连接，然后再被连接至上拉晶体管MPU 7的栅极端G，并且晶体管MN6，MN7，MN8，及MN9的基底B一起被连接至GND。
再者，上拉晶体管MPU 7的源极端S被连接至电源电位Vdd，晶体管MPU 7的漏极端D被连接至PAD，且晶体管MPU 7的基底B被连接至一N阱。图7的电路的操作和图6的电路的操作相同，所以上拉PMOS晶体管MPU 7的栅极电压是在电源与接地之间。同样地，PAD电压能够被充分地上拉至电源电位，并且因为在晶体管MPU 7的栅极电压与PAD电压间的电压差值是小于栅极氧化物崩溃电压，所以没有可靠度问题发生。
图8示意性地显示了依据本发明的另一栅极控制电路，其中，使用PMOS晶体管来构成二极管连接。在图8的电路中，栅极控制电路81包含两个p通道MOSFETsMP2及MP3，在此电路中，晶体管MP3的栅极端G被连接至其漏极端D，而晶体管MP3的源极端S被连接至Vdd，晶体管MP2的栅极端G被连接至其漏极端D，而晶体管MP2的源极端S和晶体管MP3的漏极端D相连接，然后再被连接至上拉晶体管MPU8的栅极端G，晶体管MP2的漏极端D被连接至GND，并且晶体管MP2及MP3的基底B也一起被连接至Vdd。
此外，上拉晶体管MPU 8的源极端S被连接至电源电位Vdd，晶体管MPU 8的漏极端D被连接至PAD，且晶体管MPU 8的基底B被连接至一N阱。图8的电路的操作和图6的电路的操作相同，所以上拉PMOS晶体管MPU 8的栅极电压是在电源与接地之间。同样地，PAD电压能够被充分地上拉至电源电位，并且因为在晶体管MPU 8的栅极电压与PAD电压间的电压差值是小于栅极氧化物崩溃电压，所以没有可靠度问题发生。
图9示意显示依据本发明的另一栅极控制电路，其中，使用两个以上串联的PMOS晶体管来构成二极管连接。在图9的电路中，栅极控制电路91包含四个p通道MOSFETs MP4，MP5，MP6，及MP7，在此电路中，晶体管MP4及MP5形成一组二极管连接，且晶体管MP4及MP5的栅极端G分别被连接至其漏极端D，晶体管MP5的源极端S被连接至Vdd，而晶体管MP4的源极端S被连接至晶体管MP5的漏极端D。同时，晶体管MP6及MP7形成另一组二极管连接，且晶体管MP6及MP7的栅极端G分别被连接至其漏极端D，而晶体管MP6的源极端S被连接至晶体管MP7的漏极端D，晶体管MP6的漏极端D被连接至GND。此外，晶体管MP4的漏极端D和晶体管MP7的源极端S相连接，然后再被连接至上拉晶体管MPU 9的栅极端G，并且晶体管MP4，MP5，MP6，及MP7的基底B一起被连接至Vdd。
再者，上拉晶体管MPU 9的源极端S被连接至电源电位Vdd，晶体管MPU 9的漏极端D被连接至PAD，且晶体管MPU 9的基底B被连接至一N阱。图9的电路的操作和图6的电路的操作相同，所以上拉PMOS晶体管MPU 9的栅极电压是在电源与接地之间。同样地，PAD电压能够被充分地上拉至电源电位，并且因为在晶体管MPU 9的栅极电压与PAD电压间的电压差值是小于栅极氧化物崩溃电压，所以没有可靠度问题发生。
图10示意性地显示了依据本发明的另一栅极控制电路，其中，使用两个被动电阻器做为分压器。在图10的电路中，栅极控制电路101包含两个电阻器R1及R2，其中，电阻器R1的第一端被连接至Vdd，电阻器R1的第二端和电阻器R2的第一端相连接，然后再被连接至上拉晶体管MPU 10的栅极端G，并且电阻器R2的第二端被连接至GND。
此外，上拉晶体管MPU 10的源极端S被连接至电源电位Vdd，晶体管MPU 10的漏极端D被连接至PAD，且晶体管MPU 10的基底B被连接至一N阱。图10的电路的操作和图6的电路的操作相同，所以上拉PMOS晶体管MPU 10的栅极电压是在电源与接地之间。同样地，PAD电压能够被充分地上拉至电源电位，并且因为在晶体管MPU 10的栅极电压与PAD电压间的电压差值是小于栅极氧化物崩溃电压，所以没有可靠度问题发生。
图11示意性地显示了依据本发明的另一栅极控制电路，其中，使用两个二极管做为分压器。在图11的电路中，栅极控制电路111包含两个二极管D1及D2，其中，二极管D1的阳极端被连接至Vdd，二极管D1的阴极端和二极管D2的阳极端相连接，然后再被连接至上拉PMOS晶体管MPU 11的栅极端G，并且二极管D2的阴极端被连接至GND。
此外，上拉晶体管MPU 11的源极端S被连接至电源电位Vdd，晶体管MPU 11的漏极端D被连接至PAD，且晶体管MPU 11的基底B被连接至一N阱。图11的电路的操作和图6的电路的操作相同，所以上拉PMOS晶体管MPU 11的栅极电压是在电源与接地之间。同样地，PAD电压能够被充分地上拉至电源电位，并且因为在晶体管MPU 11的栅极电压与PAD电压间的电压差值小于栅极氧化物崩溃电压，所以没有可靠度问题发生。
图12示意性地显示了依据本发明的另一栅极控制电路，其中，使用两组以上二极管的串联连接做为分压器。在图12的电路中，栅极控制电路121包含四个二极管D3，D4，D5，及D6，在此电路中，二极管D1及D2形成第一组二极管串联连接，而二极管D3及D4形成第二组二极管串联连接，并且，第一组串联连接二极管的阳极端被连接至Vdd，第一组串联连接二极管的阴极端和第二组串联连接二极管的阳极端相连接，然后再被连接至上拉PMOS晶体管MPU 12的栅极端G，并且第二组串联连接二极管的阴极端被连接至GND。
此外，上拉晶体管MPU 12的源极端S被连接至电源电位Vdd，晶体管MPU 12的漏极端D被连接至PAD，且晶体管MPU 12的基底B被连接至一N阱。图12的电路的操作和图6的电路的操作相同，所以上拉PMOS晶体管MPU 12的栅极电压是在电源与接地之间。同样地，PAD电压能够被充分地上拉至电源电位，并且因为在晶体管MPU 12的栅极电压与PAD电压间的电压差值小于栅极氧化物崩溃电压，所以没有可靠度问题发生。
图13示意性地显示了依据本发明的另一栅极控制电路，其中，使用一NMOS晶体管及一PMOS晶体管来构成偏压电路。在图13的电路中，栅极控制电路131包含一PMOS晶体管MP8和一NMOS晶体管MN10以形成二极管连接，在此电路中，PMOS晶体管MP8的栅极端G和NMOS晶体管MN10的栅极端G相连接，然后再连接至上拉PMOS晶体管MPU 13的栅极端G，PMOS晶体管MP8的源极端S和其基底B连接在一起，然后再连接至Vdd，PMOS晶体管MP8的漏极端D和NMOS晶体管MN10的漏极端D相连接，然后再连接至上拉PMOS晶体管MPU 13的栅极端G，并且NMOS晶体管MN10的源极端S和其基底B连接在一起，然后再连接至GND。
此外，上拉晶体管MPU 13的源极端S被连接至电源电位Vdd，晶体管MPU 13的漏极端D被连接至PAD，且晶体管MPU 13的基底B被连接至一N阱。图13的电路的操作和图6的电路的操作相同，所以上拉PMOS晶体管MPU 13的栅极电压是在电源与接地之间。同样地，PAD电压能够被充分地上拉至电源电位，并且因为在晶体管MPU 13的栅极电压与PAD电压间的电压差值是小于栅极氧化物崩溃电压，所以没有可靠度问题发生。
图14示意性地显示了依据本发明的另一栅极控制电路，其中，使用两个以上的NMOS晶体管及两个以上的PMOS晶体管来构成偏压电路。在图14的电路中，栅极控制电路141包含两个PMOS晶体管MP9及MP10和两个NMOS晶体管MN11及MN12，在此电路中，PMOS晶体管MP9及MP10形成第一组串联连接，且晶体管MP9及MP10的基底B和晶体管MP9的源极端S连接在一起，然后再连接至Vdd，晶体管MP9的栅极端G被连接至其漏极端D，然后再和晶体管MP10的源极端S相连接。同时，NMOS晶体管MN11及MN12形成第二组串联连接，且晶体管MN11及MN12的基底B和晶体管MN12的漏极端D连接在一起，然后再连接至GND，晶体管MN12的栅极端G被连接至其源极端S，然后再和晶体管MN11的漏极端D相连接。再者，第一组串联连接的晶体管MP10的栅极端G和第二组串联连接的晶体管MN11的栅极端G相连接，然后再连接至上拉PMOS晶体管MPU 14的栅极端G，第一组串联连接的晶体管MP10的漏极端D和第二组串联连接的晶体管MN11的源极端S相连接，然后再连接至上拉PMOS晶体管MPU 14的栅极端G。
此外，上拉晶体管MPU 14的源极端S被连接至电源电位Vdd，晶体管MPU 14的漏极端D被连接至PAD，且晶体管MPU 14的基底B被连接至一N阱。图14的电路的操作和图6的电路的操作相同，所以上拉PMOS晶体管MPU 14的栅极电压是在电源与接地之间。同样地，PAD电压能够被充分地上拉至电源电位，并且因为在晶体管MPU 14的栅极电压与PAD电压间的电压差值是小于栅极氧化物崩溃电压，所以没有可靠度问题发生。
图15示意性地显示了依据本发明的另一栅极控制电路，其中，使用一NMOS晶体管及一PMOS晶体管来构成偏压电路。在图15的电路中，栅极控制电路151包含一PMOS晶体管MP11和一NMOS晶体管MN13，以形成一反相器，在此电路中，晶体管MP11及MN13的漏极端D被连接至上拉电阻器晶体管MPU 15的栅极端G，晶体管MP11及MN13的栅极端G被连接至Res_en，晶体管MP11的源极端S被连接至上拉电阻器晶体管MPU 15的漏极端D，晶体管MN13的源极端S被连接至VGC，而VGC是本系统所使用的其中一种电源且必须低于Vdd电位，并且晶体管MN13的基底B被连接至GND。
此外，上拉晶体管MPU 15的源极端S被连接至电源电位Vdd，晶体管MPU 15的漏极端D被连接至PAD，且晶体管MPU 15的基底B被连接至一N阱。
图15的电路的操作如下，如果Res_en输入为逻辑”高”，则上拉电阻器晶体管MPU 15的栅极端G被连接至VGC，其具有电源与接地的之间的电压电位，而此电路的操作和图6的电路的操作相同，所以上拉PMOS晶体管MPU 15的栅极电压系在电源与接地之间。同样地，PAD电压能够被充分地上拉至电源电位，并且因为在晶体管MPU 15的栅极电压与PAD电压间的电压差值是小于栅极氧化物崩溃电压，所以没有可靠度问题发生。如果Res_en输入为逻辑”低”，则上拉晶体管MPU 15的栅极端G被连接至电源Vdd，因此，此上拉晶体管MPU 15不动作。
因此，藉由栅极偏压控制电路来控制上拉晶体管的栅极电压，依据本发明的用于上拉晶体管的栅极控制电路能够解决已知上拉晶体管电路的小杂讯容限、漏泄电流及TDDB等问题，实质地去除可靠度问题。
故由前述本发明的栅极控制电路实施例的详细说明可知，本发明提供一种新颖的用于上拉晶体管的栅极控制电路，可有效地改善已知的上拉晶体管电路的缺点。
权利要求
1.一种包含一用于上拉晶体管的栅极控制电路的电路，其中，上拉晶体管(MPU)的栅极端(G)被连接至栅极控制电路，上拉晶体管的源极端(S)被连接至电源电位(Vdd)，上拉晶体管的漏极端(D)被连接至焊垫(PAD)节点，且上拉晶体管的基底(B)被连接至一N阱，其特征在于，栅极控制电路包含第一n通道MOSFET(MN4)及第二n通道MOSFET(MN5)，以形成一组二极管连接，其中，第二n通道MOSFET(MN5)的栅极端(G)被连接至其漏极端(D)，而第二n通道MOSFET(MN5)的漏极端(D)被连接至电源(Vdd)，第一n通道MOSFET(MN4)的栅极端(G)被连接至其漏极端(D)，而第一n通道MOSFET(MN4)的漏极端(D)和第二n通道MOSFET(MN5)的源极端(S)相连接，然后再被连接至上拉晶体管的栅极端(G)，第一n通道MOSFET(MN4)的源极端(S)被连接至接地电位(GND)，并且第一n通道MOSFET(MN4)及第一n通道MOSFET(MN5)的基底(B)也被连接至接地电位(GND)。
全文摘要
本发明揭示一种包含一用于上拉晶体管的栅极控制电路的电路，在此电路中，上拉晶体管的栅极端G被连接至栅极控制电路，上拉晶体管的源极端S被连接至电源电位，上拉晶体管的漏极端D被连接至焊垫节点，且上拉晶体管的基底B被连接至一N阱，此电路的特征在于，当高电压讯号被施加时，栅极控制电路被用来控制上拉晶体管的栅极偏压电压，因此，依据本发明的栅极控制电路能够解决已知上拉晶体管电路的小杂讯容限、漏泄电流及TDDB等问题，得以避免可靠度问题的发生。
文档编号H03K19/0944GK1921313SQ20061007982
公开日2007年2月28日 申请日期2003年11月5日 优先权日2003年11月5日
发明者李炳云 申请人:中芯国际集成电路制造(上海)有限公司