专利名称：高电压绝缘体上硅晶体管及其制造方法
技术领域：
本发明通常涉及半导体器件的制造，更具体地说，涉及高电压绝缘体上硅(SOI)晶体管以及制造方法。
背景技术：
常规的体硅晶体管可以适应高电压。更具体地说，当在这种常规体硅晶体管上施加高电压时，晶体管可以将高电压减小以使晶体管使用典型的电压范围运行。然而，常规的绝缘体上硅(SOI)晶体管典型地不能适应高电压。因此，许多SOI晶体管的优点不能在高电压应用中实现。
发明内容
在本发明的第一方面，提供了制造高电压晶体管的第一方法。第一方法包括步骤(1)提供包括在绝缘体上硅(SOI)层下面的绝缘层下面的体硅层的衬底；和(2)在SOI层中形成包括晶体管的扩散区域的晶体管节点的一个或多个部分。部分晶体管节点适于将晶体管内大于约5V的电压减小至小于约3V的电压。
在本发明的第二方面，提供了第一装置。第一装置是高电压晶体管，其包括(1)栅极沟道，在衬底的绝缘体上硅(SOI)层中形成，其中衬底包括位于SOI层下面的绝缘层下面的体硅层；和(2)晶体管节点，与栅极沟道连接。晶体管节点包括晶体管的扩散区域，以及在SOI层中成部分晶体管节点。还有，部分晶体管节点适于将晶体管内大于约5V的电压减小至小于约3V的电压。
在本发明的第三方面，提供了第一系统。第一系统是衬底，包括(1)体硅层，位于绝缘体上硅(SOI)层下面的绝缘层下面；和(2)高电压晶体管，具有(a)栅极沟道，在衬底的SOI层中形成；和(b)晶体管节点，与栅极沟道连接。晶体管节点包括晶体管的扩散区域，以及在SOI层中形成部分晶体管节点。还有，部分晶体管节点适于将晶体管内大于约5V的电压减小至小于约3V的电压。根据本发明的这些和其它方面提供了许多其它方面。
通过下面的详细描述，所附权利要求书和附图，本发明的其它特征和方面将变得更加显而易见。
图1是根据本发明的实施例在制造第一示例性高电压晶体管的方法的第一步骤之后的衬底的截面侧视图。
图2是根据本发明的实施例在制造第一示例性高电压晶体管的方法的第二步骤之后的衬底的截面侧视图。
图3是根据本发明的实施例在制造第一示例性高电压晶体管的方法的第三步骤之后的衬底的截面侧视图。
图4是根据本发明的实施例在制造第一示例性高电压晶体管的方法的第四步骤之后的衬底的截面侧视图。
图5是根据本发明的实施例示出对于在图4的高电压晶体管中包括的各种硅厚度的IR降/单位长度和掺杂剂浓度之间的关系的曲线图500。
图6是根据本发明的实施例在制造第二示例性高电压晶体管的方法的第一步骤之后的衬底的截面侧视图。
图7是根据本发明的实施例在制造第二示例性高电压晶体管的方法的第二步骤之后的衬底的截面侧视图。
图8是根据本发明的实施例在制造第二示例性高电压晶体管的方法的第三步骤之后的衬底的截面侧视图。
图9是根据本发明的实施例在制造第三示例性高电压晶体管的方法的第一步骤之后的衬底的截面侧视图。
图10是根据本发明的实施例在制造第三示例性高电压晶体管的方法的第二步骤之后的衬底的截面侧视图。
图11是根据本发明的实施例在制造第个示例性高电压晶体管的方法的第三步骤之后的衬底的截面侧视图。
具体实施例方式
本发明提供了高电压SOI晶体管以及制造方法。更具体地说，本发明提供了包括在绝缘层，例如掩埋氧化物(BOX)层上的硅层的晶体管。硅层的至少一个区域适于将由晶体管传感的高电压(如，大于或等于约5V)减小以使晶体管可以使用典型的晶体管电压范围(如，在约1和约3V之间)运行。硅层的该区域是晶体管扩散区域的一部分，其用作晶体管的高电压节点或被包括在晶体管的高电压节点中。在一些实施例中，由高电压节点提供的电压减小是基于包括在高电压节点中的隔离物的一个或多个尺寸(如，宽度)和/或适于减小高电压的硅层的区域中的硅的浓度(如，掺杂剂浓度)。还有，在一些实施例中，由高电压节点提供的电压减小是基于适于减小高电压的硅层的区域的厚度。作为选择，在一些其它实施例中，外延硅层在硅层的至少一个区域上形成。在该实施例中，由高电压节点提供的电压减小也是基于在外延硅层中的硅的浓度(如，掺杂剂浓度)。
按照这种方式，本发明提供了高电压SOI晶体管及其制造方法。该高电压SOI晶体管包括高电压节点，该高电压节点包括适于将由晶体管传感的电压减小的区域(例如，引起IR降)以使晶体管可以使用典型的晶体管电压范围中的电压运行。
图1是根据本发明的实施例在制造第一个示例性高电压晶体管的方法的第一步骤之后的衬底100的截面侧视图。参考图1，提供了衬底100。衬底100包括在绝缘层，例如掩埋氧化物(BOX)层104下面的体硅层102。BOX层104在硅层(如，绝缘体上硅(SOI)层)106下面。硅层106包括单晶硅(尽管硅层106包括不同类型的硅)。在一些实施例中，硅层106具有约1×1015cm-3到约1×1017cm-3(尽管可以使用较大或较小和/或不同的浓度)的p-型掺杂剂的浓度。作为实例，使用反应例子蚀刻(RIE)，随后进行化学气相沉积(CVD)和化学机械抛光(CMP)在衬底100上形成STI氧化物区域108。然而，STI氧化物区域可以以不同的方式形成。
还有，在衬底100上形成栅极叠层110。例如，使用CVD或其它合适的方法，随后进行RIE或其它合适的方法在衬底100上的SOI层106的部分112上形成栅极氧化物层111。SOI层106的该部分112可用作栅极沟道113。栅极氧化物层111可用作栅极介质。在栅极介质层111上形成栅极导体层114，并以相似的方式在栅极导体层114上形成栅极覆盖氧化物层116。
使用CVD或其它合适的方法在衬底100上形成保形绝缘层。此后，使用RIE或其它合适的方法除去部分绝缘层。按照这种方式，在衬底100上临近栅极介质层111，栅极导体层114和/或栅极覆盖氧化物层116的侧壁形成一个或多个绝缘隔离物118。每个绝缘隔离物118具有约5nm到约60nm的宽度(尽管可以使用较大或较小和/或不同的宽度范围)。
可以使用成角度的离子/注入(I/I)或其它合适的方法在SOI层106的多个区域(如，第一或第二区域120，122)中的硅中注入延伸。延伸将该区域120，122的各自的电阻减小。相似地，将晕圈(halo)124注入SOI层106中。晕圈124会影响将要制造的高电压晶体管的阈值电压。SOI层106的第一和第二区域120，122可用作将要制造的晶体管的各自的扩散区域。
该阶段的衬底100可用作下面描述的第一到第三示例性高电压晶体管的基本器件。例如，该基本器件可用于形成高电压n-沟道MOSFET(NMOS)和/或p-沟道MOSFET(PMOS)。衬底100的第一部分或节点可用作高电压节点126，而衬底100的第二部分或节点可用作低电压节点128。
图2是根据本发明的实施例在制造第一示例性高电压晶体管的方法的第二步骤之后的衬底100的截面侧视图。参考图2，使用旋涂技术或其它合适的方法在衬底100上沉积光致抗蚀剂层。光致抗蚀剂层使用掩膜构图以在随后的对本领域的技术人员公知的工艺(如，显影)中除去部分光致抗蚀剂层。按照这种方式，在衬底100的低电压节点128上形成掩膜200。作为选择，除了光致抗蚀剂层，沉积硬掩膜材料如多晶硅，氮化硅(SiN)等层，并随后选择性地蚀刻以形成掩膜200。因此，高电压节点126会保留暴露(如，未被掩膜200覆盖)。
图3是根据本发明的实施例在制造第一示例性高电压晶体管的方法的第三步骤之后的衬底的截面侧视图。参考图3，使用RIE或其它合适的方法从扩散区域120，122中的一个(如，第一区域120)除去硅。因此，SOI层106中的硅(如，有源硅)可以选择性地变薄(如，在扩散区域120，122中的一个中)。在RIE时，掩膜(图2中200)可以防止硅从第二区域122除去。按照这种方式，第一区域120中的硅可以从约40nm到约110nm的厚度t1变薄至约10nm到约80nm的厚度t2(尽管对于t1和/或t2可以使用较大或较小和/或不同的范围)。该变薄的区域300的厚度决定其电阻并决定由此带来的电压降。通过参考图5下面描述了示例性电压降的数据。
使用CVD或其它合适的方法在衬底100上形成保形绝缘层(如，氮化物层，氧化物层等)。此后，使用RIE或其它合适的方法除去部分绝缘层。按照这种方式，在高电压节点126中临近部分变薄的区域300上的隔离物118的侧壁形成隔离物302(如，宽隔离物)。隔离物302具有约80nm到约200nm的宽度w1(尽管可以使用较大或较小和/或不同的隔离物宽度范围)。在一些实施例中，该工艺步骤还可以在衬底100的其它部分，例如低电压节点128中的STI氧化物区域108(假设衬底100的该部分被暴露用于处理)上执行以在其上形成隔离物。按照这种方式，在高电压和低电压节点126，128之间建立隔离物宽度差异。更具体地说，隔离物118和隔离物302的结合宽度可以防止与由低电压节点128中的隔离物118保护的第二区域122的部分相比，变薄区域300在随后的处理中被暴露更大的部分。
使用RIE或其它合适的方法从衬底100除去掩膜(图2中200)。相似地，从衬底100除去栅极覆盖层(图1中116)。使用高剂量注入在衬底100的暴露部分上形成低接触电阻区域304-308。例如，将浓度为1×1019cm-3到约1×1020cm-3的掺杂剂注入衬底100中以形成接触区域304-308。通过隔离物302，118保护不受高剂量离子注入的变薄区域300的部分310适于将其中(如，晶体管中)的电压减小，并因此用作IR降区域。IR降区域310的长度l1基于隔离物302的宽度w1(沿隔离物118的宽度)。高剂量注入后，相对于接触区域304的IR降区域310的掺杂浓度使IR降区域310提供的电阻大于由接触区域302提供的电阻。因此，由IR降区域310提供的电压减小是基于该区域310的厚度t2，长度l1和掺杂浓度，其影响该区域310的电阻率。按照这种方式，由IR降区域310提供的电压减小由隔离物302(如，隔离物302的宽度w1)横向控制并由用于变薄第一区域120的RIE纵向控制。
图4是根据本发明的实施例在制造第一示例性高电压晶体管的方法的第四步骤之后的衬底的截面侧视图。参考图4，使用CVD或其它合适的方法在衬底100上沉积金属层。此后，使用硅化引起金属与和其耦合的材料(如，硅，栅极导体等)反应，以在衬底100上形成硅化物区域402-406。然而，可以按照不同的方式形成硅化物区域402-406。此后，使用CVD或其它合适的方法，随后进行RIE或其它合适的方法在衬底100上形成互连。例如，在高电压和低电压节点126，128中分别形成互连408，410。按照这种方式，制造第一示例性高电压晶体管(如，NMOS或PMOS)412。在一些实施例中，晶体管412是SOI n-沟道横向扩散MOSFET(S-NLDMOS)(尽管晶体管412可以具有不同的结构)。高电压节点126可用作漏极，而低电压节点128可用作晶体管412的源极，反之亦然。
在运行中，晶体管412的高电压节点126可以探测或传感高电压并将该高电压减小到典型地由晶体管用于内部运行的电压。高电压在约5V到约50V之间，优选约10V到约50V，而典型地由晶体管用于内部运行的电压为约1V到约3V。然而，对于高电压和/或对于内部晶体管运行可以使用较大或较小和/或不同的范围。更具体地说，IR降区域310适于(如，通过尺寸和对其掺杂)将高电压减小到对于晶体管412的内部运行合适的电压。低电压节点128是低电阻，以使低电压节点128提供较小的或没有电压降。
互连120起到短路的作用，而IR降区域310起到高阻元件的作用。因此，高电压节点126的与其连接的互连120和IR降区域310分别示意性地表示为与电阻416连接的布线414，它们与栅极沟道113连接。
通过使用上述参考图1-4的方法，形成具有在衬底100的SOI层106中形成的一个或多个部件的晶体管412。例如，晶体管412包括具有在SOI层106中形成的扩散区域120的高电压节点126。扩散区域120包括适于将其中的高电压(如，大于约5V)减小到对于内部晶体管运行典型的电压(如，小于约3V)的横向控制IR降区域310。还有，晶体管412包括适于在其中提供较小或没有电压降的低电压节点128。
图5是根据本发明的实施例示出对于在图4的高电压晶体管中包括的各种硅厚度的IR降/单位长度和掺杂剂浓度之间的关系的曲线图500。参考图5，曲线图500中第一到第四组数据点502-508示出了作为厚度(如，IR降区域310分别具有50，100，200和500的厚度)的函数的IR降/单位长度和掺杂剂浓度之间的关系。曲线图500示出了对于浓度范围在1×1015cm-3和1×1019cm-3之间的关系。IR降区域的厚度决定该区域的电阻。因此，通过改变硅的IR降区域的厚度，可以改变该区域的电阻的幅度的量级。
在模拟或收集曲线图500的数据502-508时做出下面的假设。然而，可以使用不同的假设对数据进行模拟或收集。S-NLDMOS晶体管412的驱动电流的目标为约400μA/μm。因此，在S-NLDMOS的源极和漏极之间可以通过400×10-6A/μm宽度的电流。还有，晶体管412的低电压运行(例如，内部运行)为约1V。
另外，晶体管412的宽度(如，页面向内和向外)为约1μm。因为使用1μm的宽度，使用收集或模拟的数据缩放晶体管设计变得简单。另外，IR降区域310的长度为1μm。该距离由隔离物302的宽度w1限定。通过使用该宽度w1，可以使用简单的乘法器很容易地缩放晶体管设计。
如所示，晶体管412包括在高电压节点126中具有高掺杂剂浓度，例如，大于约1×1019cm-3的IR降区域310。该浓度还提供了显著的电压降。然而，晶体管412包括提供很低的IR降的低电压节点128。因此，总的晶体管的性能不会互逆地受影响。
假设高电压节点126适于探测30V，并因此引起产生1V晶体管内部运行的29V的IR降。高电压节点电阻为约72.5KΩ。如曲线图500中所示，该IR降可以使用对于任意硅厚度的多个掺杂浓度中的一个获得。上面的值假设高电压节点126包括1μm宽的隔离物。如果将该隔离物的宽度w1减小到约.25μm，那么如曲线图500中所示的电压降将减小4倍。因此，在曲线图500中示出的提供116V的IR降/单位长度的厚度和掺杂剂浓度的组合可用于该晶体管的设计。如曲线图500中所示，对于掺杂浓度和硅厚度的许多组合存在解决方案。因此，晶体管设计的主要解决方案是基于器件要求。
本发明提供了第二示例性高电压晶体管(图8中800)及其制造方法。制造第二示例性高电压晶体管的方法包括参考图1和2描述的制造第一示例性晶体管的方法的步骤。为了方便，在适当的时候，可以将第一示例性高电压晶体管412中的部件的参考标号用于第二示例性高电压晶体管中的对应的部件。
图6是根据本发明的实施例在制造第二示例性高电压晶体管的方法的第一步骤之后的衬底600的截面侧视图。参考图6，使用CVD或其它合适的方法在衬底600上形成保形绝缘层(如，氮化物层，氧化物层等)。此后，使用RIE或其它合适的方法除去部分绝缘层。按照这种方式，在高电压节点126中临近部分第一区域120上的隔离物118的侧壁形成隔离物302(如，宽隔离物)。隔离物302具有约10nm到约100nm(尽管可以使用较大或较小和/或不同的隔离物宽度范围)的宽度w1。相对制造第一示例性高电压晶体管412的方法，在制造第二示例性高电压晶体管800的方法中，在形成隔离物302之前SOI层106不被选择性地变薄。更具体地说，第一区域120不会变薄到厚度t2，而是保持厚度t1。在一些实施例中，该处理步骤还在衬底600的其它部分，例如在低电压节点128(假设衬底600的该部分被暴露用于处理)中的STI氧化物区域108上形成隔离物302。按照这种方式，在高电压和低电压节点126，128之间形成隔离物宽度差异。更具体地说，隔离物118和隔离物302的结合宽度可以防止与由低电压节点128中的隔离物118保护的第二区域122的部分相比，第一区域120在随后的处理中被暴露更大的部分。
图7是根据本发明的实施例在制造第二示例性高电压晶体管的方法的第二步骤之后的衬底600的截面侧视图。参考图7，从衬底600除去掩膜200和栅极覆盖层(图6中116)以及将掺杂剂注入衬底600的步骤与上述参考图3的对应的步骤相似。例如，使用RIE或其它合适的方法从衬底600除去掩膜200。相似地，从衬底600除去栅极覆盖层116。使用高剂量注入在衬底600的暴露的部分上形成接触区域。例如，在高电压节点126中形成接触区域700。还有，形成接触区域306，308。例如，将浓度为1×1019cm-3到约1×1020cm-3的n-型掺杂剂(在NFET器件的情况下)注入衬底600中以形成低接触电阻区域306，308，700。由隔离物302，118保护不受高剂量注入的第一区域120的部分702适于减小其中的电压，并因此可用作IR降区域。IR降区域702的长度l2基于隔离物302的宽度w1(以及隔离物118的宽度)。高剂量注入后，相对于接触区域700的IR降区域702的掺杂浓度使由IR降区域310提供的电阻大于由接触区域700提供的电阻。因此，由IR降区域702提供的电压减小基于影响其电阻率的该区域702的厚度t1，长度l2和掺杂浓度。按照这种方式，由IR降区域702提供的电压减小由隔离物302(如，隔离物302的宽度w1)横向控制。
图8是根据本发明的实施例在制造第二示例性高电压晶体管的方法的第三步骤之后的衬底600的截面侧视图。参考图8，在衬底600上形成硅化物和互连120的步骤与上述参考图4的对应的步骤相似。例如，使用CMP或其它合适的方法在衬底600上沉积金属层。此后，使用硅化引起金属与和其耦合的材料(如，硅，栅极导体等)反应以在衬底600上形成硅化物区域402-406。此后，使用CVD或其它合适的方法，随后进行RIE或其它合适的方法在衬底600上形成互连。例如，在高电压和低电压节点126，128中分别形成互连408，410。按照这种方式，制造第二示例性高电压晶体管(如，NMOS或PMOS)800。与第一示例性高电压晶体管412相似，在一些实施例中，晶体管800是SOI n-沟道横向扩散MOSFET(S-NLDMOS)(尽管晶体管800可以具有不同的结构)。高电压节点126可用作漏极，而低电压节点128可用作晶体管800的源极，反之亦然。
在运行中，晶体管800的高电压节点126可以探测或传感高电压并将该高电压减小到典型地由晶体管用于内部运行的电压。高电压在约5V到约50V之间，而典型地由晶体管用于内部运行的电压为约1V到约3V。更具体地说，IR降区域702适于(如，通过尺寸和对其掺杂)将高电压减小到对于晶体管800的内部运行合适的电压。例如，因为IR降区域702具有厚度t1，可以使用晶体管800传感约5V到约10V的高电压。低电压节点128是低电阻，以使低电压节点128提供较小的或没有电压降。
与第一示例性高电压晶体管412相似，在第二示例性高电压晶体管800中，互连408起到短路的作用，而IR降区域702起到高阻元件的作用。因此，与高电压节点126的IR降区域702连接的互连408示意性地表示为与电阻804连接的布线802，它们与表示为布线806的沟道113连接。
通过使用上述参考图6-8的方法，形成具有在衬底600的SOI层106中形成的一个或多个部件的晶体管800。例如，晶体管800包括具有在SOI层106中形成的扩散区域120的高电压节点126。扩散区域120包括IR降区域702，其适于将其中的高电压(如，大于约5V，优选在约5V和约10V之间)减小到对于内部晶体管运行典型的电压(如，小于约3V)。还有，晶体管800包括适于在其中提供较小的或没有电压降的低电压节点128。
本发明提供了第三示例性高电压晶体管(图11中1116)及其制造方法。制造第三示例性高电压晶体管的方法包括参考图6描述的制造第二示例性晶体管的方法的步骤。为了方便，在适当的时候，将第二示例性高电压晶体管800中的部件的参考标号用于第三示例性高电压晶体管(图11中1116)中的对应的部件。图9是根据本发明的实施例在制造第三示例性高电压晶体管的方法的第一步骤之后的衬底900的截面侧视图。参考图9，使用RIE或其它合适的方法从衬底900除去掩膜200。然而，没有除去栅极覆盖层116，从而在随后的处理(如，硅外延)中防止将扩散区域120，122短接到栅极叠层110。
使用外延或其它合适的方法在衬底900上选择性地的生长硅区域。例如，在高电压节点126中的第一扩散区域120的暴露部分上形成外延硅的第一区域902。外延硅的第一区域902具有约10nm到约100nm的厚度t3和约50nm到约500nm的长度l3(尽管可以使用较大或较小和/或不同的厚度和/或长度)。相似地，在低电压节点128中的第二扩散区域122的暴露部分上形成外延硅的第二区域904。外延硅的第二区域904具有约10nm到约100nm的厚度t4和约50nm到约500nm的长度l4(尽管可以使用较大或较小和/或不同的厚度和/或长度)。按照这种方式，形成升高的扩散区域。外延硅的第一区域902和/或第二区域904具有约1×1018cm-3到约1×1020cm-3(尽管可以使用较大或较小和/或不同的浓度范围)的n-型掺杂剂浓度(在NFET器件的情况下)。在一些实施例中，为达到该浓度，原位掺杂(如，用低剂量的掺杂剂)外延硅的第一和/或第二区域902，904。作为选择，可以在外延后进行衬底注入(如，用低剂量的掺杂剂)以达到该浓度。
高电压节点126中的第一外延硅区域902和第二外延硅区域904适于减小其中的电压，并因此可用作IR降区域906。由第一外延硅区域902和/或第一扩散区域120提供的电压减小基于其各自的掺杂剂浓度。还有，由第一外延硅区域902和/或第一扩散区域120提供的电压减小基于其各自的尺寸(如，长度和宽度)。因此，第一外延硅区域902和/或第一扩散区域120通过横向和纵向的路径提供IR降。还有，IR降区域906适于散发由通过节点126的高电流引起的热能(如，热量)。与电压减小相似，由IR降区域906提供的热散发基于第一外延硅区域902和/或第一扩散区域120的各自的尺寸(如，长度和宽度)。
图10是根据本发明的实施例在制造第三示例性高电压晶体管的方法的第二步骤之后的衬底900的截面侧视图的结构图。参考图10，使用旋涂技术或其它合适的方法在衬底900上沉积光致抗蚀剂层。用掩膜构图光致抗蚀剂层以在随后的处理(如，显影)中除去部分光致抗蚀剂层。按照这种方式，在衬底900的高电压节点126上形成第二掩膜1000。作为选择，除了光致抗蚀剂层，可以沉积硬掩膜材料例如多晶硅，氮化硅(SiN)等层，并随后选择性地蚀刻以形成第二掩膜1000。因此，低电压节点128保持暴露(如，未被第二掩膜1000覆盖)。
使用高剂量注入掺杂低电压节点128。例如，将浓度为1×1018cm-3到约1×1021cm-3的n-型掺杂剂(在NFET器件的情况下)注入到衬底100中以掺杂第二外延硅区域904。然而，可以使用较大或较小和/或不同的浓度范围。附加或作为选择，可以使用不同类型的和/或附加的掺杂剂。该注入引起低电压节点128具有低电阻。因此，低电压节点128提供较小的或没有电压降。因此，可以改进在低电压节点128(和全部)上的制造晶体管的操作。
图11是根据本发明的实施例在制造第三示例性高电压晶体管的方法的第三步骤之后的衬底900的截面侧视图。参考图11，使用RIE或其它合适的方法从衬底900除去第二掩膜(图10中1000)。相似地，从衬底900除去栅极覆盖层(图9中116)。此后，使用高剂量注入在衬底900的暴露部分上形成接触区域。例如，在高电压节点126，低电压节点128和在栅极导体114的暴露部分上分别形成接触区域1100-1104。例如，将浓度为1×1019cm-3到约1×1020cm-3的n-型掺杂剂(在NFET器件的情况下)注入衬底900中以形成低接触电阻区域1100-1104。隔离物302保护第一区域120的其下面的部分1105不被暴露于注入。
使用CMP或其它合适的方法在衬底900上沉积金属层。此后，使用硅化引起金属与和其耦合的材料(如，栅极接触区域1100-1104)反应以在衬底900上形成硅化物区域1106-1110。
此后，使用CVD或其它合适的方法，随后进行RIE或其它合适的方法在衬底900上形成互连。例如，在高电压和低电压节点126，128中分别形成互连1112，1114。按照这种方式，制造第三示例性高电压晶体管(如，NMOS或PMOS)1116。在一些实施例中，晶体管1116是SOI n-沟道横向扩散MOSFET(S-NLDMOS)(尽管晶体管1116可以具有不同的结构)。高电压节点126可用作漏极，而低电压节点128可用作晶体管1116的源极，反之亦然。
在运行中，与第一和第二晶体管412，800相似，第三示例性晶体管1116的高电压节点126可以探测或传感高电压并将该高电压减小到典型地由晶体管用于内部运行的电压。高电压在约5V到约50V之间，而典型地由晶体管用于内部运行的电压为约1V到约3V。更具体地说，IR降区域906适于(如，通过尺寸和对其掺杂)将高电压减小到对于晶体管1116的内部运行合适的电压。另外，IR降区域906适于散发由通过该区域906的高电流引起的热能。低电压节点128是低电阻，以使低电压节点128提供较小的或没有电压降。
在第三示例性高电压晶体管1116中，互连1112起到短路的作用，IR降区域906的第一外延硅区域902起到第一高阻元件的作用，而IR降区域906的第一扩散区域120起到第二高阻元件的作用。因此，与高电压节点126的IR降区域906连接的互连1112示意性地表示为与第一电阻1118连接的布线1117，其中第一电阻1118与第二电阻1120连接，它们与表示为布线1122的沟道113连接。
通过使用第三示例性方法形成具有在衬底900的SOI层106中形成的一个或多个部件的晶体管1116。例如，晶体管1116包括具有在SOI层106中形成的扩散区域120的高电压节点126。扩散区域120和纵向控制的第一外延硅区域902形成适于将其中的高电压(如，大于约5V)减小到对于内部晶体管运行典型的电压(如，小于约3V)的IR降区域906。还有，晶体管1116包括适于在其中提供较小的或没有电压降的低电压节点128。如所述，IR降区域906还会散发由区域906中的高电流引起的热能。
上述描述只公开了本发明的示例性实施例。落入本发明范围的上面公开的装置和方法的修改对于本领域的技术人员将是显而易见的。例如，尽管上述IR降区域310，702，906具有具体的结构，具体的尺寸和/或掺杂浓度，在其它实施例中，可以使用具有不同的结构，方向和/或掺杂浓度的IR降区域。本发明的高电压晶体管412，800，1116适用于在自动化，经济，军事，太空，医疗和/或相似领域中的高电压晶体管应用。高电压晶体管412，800，1116包括在有源区域之间具有隔离的3-D器件。
因此，尽管在其示例性实施例中公开了本发明，可以理解的是其它实施例落入由下面的权利要求书限定的本发明的精神和范围内。
权利要求
1.一种制造高电压晶体管的方法，包括下列步骤提供衬底，所述衬底包括在绝缘体上硅(SOI)层下面的绝缘层下面的体硅层；以及在所述SOI层中形成包括晶体管的扩散区域的晶体管节点的一个或多个部分；其中部分所述晶体管节点适于将所述晶体管内大于约5V的电压减小至小于约3V的电压。
2.根据权利要求1的方法，其中在所述SOI层中形成包括晶体管的扩散区域的晶体管节点的一个或多个部分的步骤包括下列步骤在部分所述扩散区域上形成绝缘隔离物；以及将掺杂剂注入所述衬底中以使被所述隔离物覆盖的部分所述扩散区域的电阻高于被所述隔离物暴露的部分所述扩散区域。
3.根据权利要求2的方法，其中形成所述绝缘隔离物的步骤包括形成约10nm到约100nm宽的绝缘隔离物。
4.根据权利要求2的方法，还包括减小所述扩散区域中的硅的厚度。
5.根据权利要求4的方法，其中减小所述扩散区域中的硅的厚度的步骤包括将所述扩散区域中的硅的厚度减小至约10nm和约80nm之间。
6.根据权利要求1的方法，其中在所述SOI层中形成包括晶体管的扩散区域的晶体管节点的一个或多个部分的步骤包括下列步骤在部分所述扩散区域上形成绝缘隔离物；以及在所述扩散区域的暴露硅上形成外延硅层；其中所述扩散区域和所述外延硅层适于将所述晶体管内大于约5V的电压减小至小于约3V的电压。
7.根据权利要求6的方法，其中形成所述绝缘隔离物的步骤包括形成约10nm到约100nm宽的绝缘隔离物。
8.根据权利要求6的方法，其中在所述扩散区域的硅上形成外延硅层的步骤包括在所述扩散区域的硅上形成约10nm到约100nm厚的外延硅层。
9.根据权利要求6的方法，其中在所述扩散区域的暴露硅上形成外延硅层的步骤包括将掺杂剂注入所述外延硅层中以使所述外延硅层的电阻增加。
10.根据权利要求6的方法，还包括下列步骤在所述SOI层中形成包括所述晶体管的附加扩散区域的附加晶体管节点的一个或多个部分；在所述附加扩散区域的暴露硅上形成外延硅层；其中在所述附加扩散区域的暴露硅上形成外延硅层的步骤包括将掺杂剂注入所述外延硅层中以使在所述附加扩散区域的硅上的所述外延硅层的电阻小于在所述扩散区域的硅上的所述外延硅层的电阻。
11.一种高电压晶体管，包括栅极沟道，在衬底的绝缘体上硅(SOI)层中形成，其中所述衬底包括在所述SOI层下面的绝缘层下面的体硅层；以及晶体管节点，与所述栅极沟道连接；其中所述晶体管节点包括所述晶体管的扩散区域，并且部分所述晶体管节点在所述SOI层中形成；以及其中部分所述晶体管节点适于将所述晶体管内大于约5V的电压减小至小于约3V的电压。
12.根据权利要求11的高电压晶体管，还包括在部分所述扩散区域上的绝缘隔离物；其中被所述隔离物覆盖的部分所述扩散区域的电阻高于未被所述隔离物覆盖的部分所述扩散区域的电阻。
13.根据权利要求12的高电压晶体管，其中所述绝缘隔离物为约10nm到约100nm宽。
14.根据权利要求12的高电压晶体管，其中在所述扩散区域中的硅的厚度在约10nm和约100nm之间。
15.根据权利要求11的高电压晶体管，还包括绝缘隔离物，在部分所述扩散区域上形成；外延硅层，在所述扩散区域的硅上形成；其中所述扩散区域和所述外延硅层适于将所述晶体管内大于约5V的电压减小至小于约3V的电压。
16.根据权利要求15的高电压晶体管，其中所述绝缘隔离物为约5nm到约200nm宽。
17.根据权利要求15的高电压晶体管，其中所述外延硅层为约10nm到约100nm厚。
18.根据权利要求15的高电压晶体管，其中所述外延层的电阻小于所述扩散区域的电阻。
19.根据权利要求15的高电压晶体管，还包括附加晶体管节点，与所述栅极沟道连接；其中所述附加晶体管节点包括所述晶体管的附加扩散区域，并且部分所述附加晶体管节点在所述SOI层中形成；以及其中在所述附加扩散区域的硅上的所述外延硅层的电阻小于在所述扩散区域的硅上的所述外延硅层的电阻。
20.一种衬底，包括体硅层，位于绝缘体上硅(SOI)层下面的绝缘层下面；以及高电压晶体管，包括栅极沟道，在所述衬底的所述SOI层中形成；以及晶体管节点，与所述栅极沟道连接；其中所述晶体管节点包括所述晶体管的扩散区域，并且部分所述晶体管节点在所述SOI层中形成；以及其中部分所述晶体管节点适于将所述晶体管内大于约5V的电压减小至小于约3V的电压。
21.根据权利要求20的衬底，其中所述高电压晶体管还包括在部分所述扩散区域上的绝缘隔离物；其中被所述隔离物覆盖的部分所述扩散区域的电阻高于未被所述隔离物覆盖的部分所述扩散区域的电阻。
全文摘要
在第一方面，提供了制造高电压晶体管的第一方法。第一方法包括步骤(1)提供包括在绝缘体上硅(SOI)层下面的绝缘层下面的体硅层的衬底；以及(2)在SOI层中形成包括晶体管的扩散区域的晶体管节点的一个或多个部分。部分晶体管节点适于将晶体管内大于约5V的电压减小至小于约3V的电压。还提供了许多其它方面。
文档编号H01L29/786GK101013673SQ20071000699
公开日2007年8月8日 申请日期2007年2月1日 优先权日2006年2月3日
发明者W·R·通蒂, C·J·雷登斯, J·A·曼德尔曼, W·H-L·马 申请人:国际商业机器公司