具有高击穿电压晶体管的半导体器件的制作方法

专利名称：具有高击穿电压晶体管的半导体器件的制作方法
具有高击穿电压晶体管的半导体器件
本发明涉及一种具有高击穿电压晶体管的半导体器件，特别涉及 用于电平移位的高击穿金属氧化物半导体场效应晶体管。
通常，已经有人提出了高压集成电路(HVIC)，其实现了不使用 光电耦合器的电平移位电路。例如，这种HVIC包括用于电平移位的 高击穿电压横向扩散的金属氧化物半导体晶体管(LDMOS)。如所公 开的，例如，在对应JP-A-2006-313828的US2006/0249807中，在高 击穿电压LDMOS中，漏区位于中心，而源区位于漏区周边的周围。 这样，源区相对于漏区同心地(concentrically)设置，以便消除单个 点。在这种方案中，电流几乎均匀地流动，从而LDMOS可以具有高 击穿电压。


图16是示出这种LDMOS的横截面图。n型阱区J2和n+型接触 区J3形成在n.型漂移层Jl中。n型阱区J2和n+型接触区J3构成漏 区。p型沟道区J4和n+型源区J5形成在漏区的周围。漏极布线J6形 成在n+型接触区J3的表面上。源极布线J7形成在n+型源区J5的表 面上。由于漏区被n+型源区J5包围，因此当被拉到源极布线J7之外 时，漏极布线J6穿过源极布线J7的上方。
层间绝缘膜J8置于漏极布线J6和源极布线J7之间，用于漏极 布线J6和源极布线J7之间的电绝缘。通常情况下，在用于电平移位 的高击穿电压LDMOS中，将0V的电位施加于源极布线J7，并且将 从大约600V到大约1200V的电位施加于漏极布线J6。即，将从大约 600V到大约1200V的电压施加于位于漏极布线J6和源极布线J7之 间的层间绝缘膜J8。因此，层间绝缘膜J8的厚度必须足够大以便防 止层间绝缘膜J8的击穿。然而，形成具有大厚度的层间绝缘膜需要 很长的时间。
图17是示出LDMOS中的电位分布的示意图。从图17中可以看出，在n—型漂移层Jl中，电位分布在n型阱区J2周围是均匀的。然 而，在位于漏极布线J6下面的层间绝缘膜J8和LOCOS氧化物膜J9 中，电位分布是非均匀的。非均匀的电位分布表明由于漏极布线J6 的高电位产生了电场集中。这种电场集中可能导致层间绝缘膜J8和 LOCOS氧化物膜J9的击穿。
上述问题还可能出现在其他类型的高击穿电压晶体管中，例如绝 缘栅双极晶体管(IGBT)和双极晶体管。
鉴于上述问题，本发明的目的是提供一种不增加绝缘膜的厚度就 实现了高击穿电压晶体管的半导体器件。
根据本发明的第一方案，半导体器件包括具有预定导电类型的半 导体层的高击穿电压晶体管。半导体层具有通过沟槽彼此电隔离的元 件部分和布线部分。元件部分具有在半导体层的正面上的第一布线部 件和在半导体层的背面上的背面电极。元件部分构成为垂直晶体管， 该垂直晶体管使电流在该半导体层的厚度方向上、在第一布线部件和 背面电极之间流动。背面电极从元件部分伸长到布线部分。布线部分 具有在半导体层的正面上的第二布线部件以及在半导体层的背面上 的背面电极。布线部分构成为允许电流在背面电极和第二布线部件之 间流动的拉线(pullingwire)。
根据本发明的第二方案，半导体器件包括高击穿电压晶体管、绝 缘膜以及背面电极。高击穿电压晶体管具有第一导电类型的半导体 层。该半导体层具有通过第一沟槽彼此电隔离的元件部分和布线部 分。绝缘膜形成在半导体层的正面上，并具有第一和第二接触孔。背 面电极形成在半导体层的背面上。高击穿电压晶体管的元件部分包括 第二导电类型的沟道层、第一导电类型的半导体区、栅绝缘膜、栅电 极、第一布线部件、和第一导电类型的漏接触区。沟道层形成到半导 体层并暴露于半导体层的第一面。半导体区形成在沟道层中，并具有 高于半导体层的杂质浓度。栅绝缘膜形成在半导体区和半导体层之间 沟道层的露出表面上。栅电极形成在栅绝缘膜上。第一布线部件电耦合到半导体区和沟道层的接触区的每个上。漏接触区形成在半导体层 的背面上并具有高于半导体层的杂质浓度。高击穿电压晶体管的布线 部分包括第一接触区、第二接触区和第二布线部件。第一接触区形成 在半导体层的正面上。第二接触区形成在半导体层的背面上。第二布 线部件电耦合到第一接触区。元件部分的漏接触区通过背面电极电耦 合到布线部分的第二接触区。第一布线部件通过第一绝缘膜的第一接 触孔电耦合到半导体区和沟道层的沟道区的每个上。第二布线部件通 过第一绝缘膜的第二接触孔电耦合到布线部分的第一接触区。
根据本发明的第三方案，半导体器件包括低电压电路部分、高电 压电路部分、高击穿电压晶体管和电源布线。高击穿电压晶体管构成 为在低电压电路部分和高电压电路部分之间进行功率转换。高击穿电 压晶体管具有预定导电类型的半导体层。该半导体层具有被沟槽电隔 离的元件部分。电源布线形成在半导体层的第一面上并构成为向高电 压电路部分施加电压。元件部分具有在半导体层的正面上的布线部件 和在半导体层的背面上的引线框架。元件部分构成为垂直晶体管，该 垂直晶体管使电流在半导体层的厚度方向上在布线部件和引线框架 之间流动。引线框架具有从半导体层的背面的边缘突出的突起。引线 框架的突起通过键合线电耦合到电源布线。
根据本发明的第四方案，半导体器件包括低电压电路部分、高电 压电路部分、高击穿电压晶体管以及电源布线。高击穿电压晶体管构 成为在低电压电路部分和高电压电路部分之间进行功率转换。高击穿 电压晶体管具有第一导电类型的半导体层。该半导体层具有被沟槽电 隔离的元件部分。电源布线形成在半导体层的第一面上并构成为向高 电压电路部分施加电压。高击穿电压晶体管的元件部分包括第二导电 类型的沟道层、第一导电类型的半导体区、栅绝缘膜、栅电极、布线 部件、第一导电类型的漏接触区、和引线框架。沟道层形成到半导体 层上并暴露于半导体层的第一面。半导体区形成在沟道层中并具有高 于半导体层的杂质浓度。栅绝缘膜形成在半导体区和半导体层之间沟 道层的露出表面上。栅电极形成在栅绝缘膜上。布线部件电耦合到半导体区和沟道层的接触区的每个上。漏接触区形成在半导体层的背面
上并具有高于半导体层的杂质浓度。引线框架形成在半导体层的背面 上并电耦合到漏接触区。元件部分构成为垂直晶体管，该垂直晶体管 使电流在半导体层的厚度方向上在布线部件和引线框架之间流动。引 线框架具有从半导体层的背面的边缘突出的突起。引线框架的突起通 过键合线电耦合到电源布线。
本发明的上述和其他目的、特征和优点将从下面参照附图的详细 说明中更明显看出。附图中
图1是示出根据本发明第一实施例的半导体器件的剖面图2是示出图1的半导体器件的正视图3是示出图1的半导体器件中的电位分布的示意图4A是示出制造图1的半导体器件的第一工艺的示意图，图4B 是示出制造图1的半导体器件的第二工艺的示意图，而图4C是示出 制造图1的半导体器件的第三工艺的示意图5A是示出制造图1的半导体器件的第四工艺的示意图，图5B 是示出制造图1的半导体器件的第五工艺的示意图，而图5C是示出 制造图1的半导体器件的第六工艺的示意图6A是示出制造图1的半导体器件的第七工艺的示意图，图6B 是示出制造图1的半导体器件的第八工艺的示意图，而图6C是示出 制造图1的半导体器件的第九工艺的示意图7是示出根据本发明第二实施例的半导体器件的剖面图8是示出根据本发明第三实施例的半导体器件的剖面图9是示出图8的半导体器件的正视图10是示出根据本发明第四实施例的半导体器件的剖面图； 图11是示出图10的半导体器件的正视图12是示出根据本发明第五实施例的半导体器件的剖面图； 图13是示出根据本发明第六实施例的半导体器件的剖面图； 图14是示出根据本发明第七实施例的半导体器件的剖面图； 图15是示出根据本发明第八实施例的半导体器件的剖面图；图16是示出常规半导体器件的剖面图；以及
图17是示出图16的半导体器件中的电位分布的图。
(第一实施例)
下面参照图1和2介绍根据本发明第一实施例的半导体器件。图 1是示出半导体芯片的剖面图，该半导体器件形成到该半导体芯片。 该半导体芯片具有正面(图1的上面)和与正面相对的背面(图1的 下面)。图2是示出半导体芯片的正视图。
该半导体器件包括低电压(LV)电路部分1和高电压(HV)电 路部分2。 LV电路部分1提供零伏参考电路。HV电路部分2提供例 如600到1200伏参考电路。该半导体器件可以用于驱动例如绝缘栅 双极晶体管(IGBT)，其在图中未示出。
该半导体器件具有用于电平移位(即功率转换)的高击穿电压横 向扩散MOSFET 3。 MOSFET 3设置成跨过LV电路部分1和HV电 路部分2之间的边界，从而在其间进行电平移位。该半导体器件具有 用于驱动IGBT的驱动器电路部分(未示出)。例如，该驱动器电路 部分可包括功率MOSFET、双极晶体管、互补金属氧化物半导体 (CMOS)和/或类似物。
在该半导体器件的n-型漂移层4 (作为第一导电类型层)中形成 沟槽5-7。 rf型漂移层4具有正面(图1的上面)和与正面相对的背 面(图1的下面)。每个沟槽5-7从n'型漂移层4的正面到背面穿过 n'型漂移层4。每个沟槽5-7用绝缘层填充，该绝缘层例如由热氧化 膜和多晶硅膜制成。沟槽5包围LV电路部分1和HV电路部分2。 沟槽6包围HV电路部分2。这样，实现了沟槽隔离，从而通过沟槽 6可以使LV电路部分1和HV电路部分2彼此电隔离和物理隔离。
沟槽7包围LV电路部分1的一部分和HV电路部分2的一部分。 MOSFET 3形成在被沟槽7包围的区域中。被沟槽7包围的区域被隔 离LV电路部分1和HV电路部分2的沟槽6分为两个。相应地， MOSFET3被沟槽6分为两个， 一个被定义为元件部分，而另一个被定义为布线部分9。
在MOSFET 3的元件部分8中，在n'型漂移层4的正面的表面部 分上形成p型沟道区10。 n+型源区11 (作为第一导电类型半导体区) 和p+型接触区12形成在p型沟道区10中。n+型源区11具有高于n-型漂移层4的n型杂质浓度。p+型接触区12具有高于p型沟道区10 的p型杂质浓度。此外，n+型漏接触区13形成到n—型漂移层4的背 面的表面部分。n+型漏接触区13具有高于n—型漂移层4的n型杂质 浓度。
LOCOS (硅的局部氧化)氧化物膜14形成到n-型漂移层4的正 面的表面上。LOCOS膜14具有开口，在该开口处露出p型沟道区 10、 n+型源区11和p+型接触区12。在n'型漂移层4和n+型源区11 之间的p型沟道区10的露出表面上通过栅绝缘膜15形成栅电极16。 此外，层间绝缘膜17形成在n-型漂移层4的正面的表面上。栅电极 16、栅绝缘膜15和LOCOS氧化物膜14用层间绝缘膜17覆盖。层 间绝缘膜17具有接触孔。源极布线18形成在n—型漂移层4的正面的 表面上。源极布线18穿过层间绝缘膜17的接触孔并与n+型源区11 和p+型接触区12的每个欧姆接触。源极布线18例如可以由铝构成。 源极布线18沿着层间绝缘膜17的表面向LV电路部分1 一侧延伸。 即，源极布线18在远离HV电路部分2的方向上延伸。
此外，背面电极19形成到n-型漂移层4的背面的表面上。背面 电极19与n+型漏接触区13欧姆接触。例如，背面电极19可以由铝 制成并具有大约1微米(ym)的厚度。背面电极19位于被沟槽7包 围的区域中以防止背面电极19和被沟槽7包围的区域外部的LV电 路部分1的一部分之间短路。
在MOSFET 3的布线部分9中，n型阱区20形成到n'型漂移层4 的正面的表面部分上。n+型接触区21形成到n型阱区20的表面部分 上。n+型接触区22形成到n'型漂移层4的背面的表面部分上。此外， 层间绝缘膜17形成在n-型漂移层4的正面的表面上。层间绝缘膜17 具有接触孔。漏极布线23形成在n-型漂移层4的正面的表面上。漏极布线23穿过层间绝缘膜17的接触区并与n+型接触区21欧姆接触。 漏极布线23例如可由铝制成。漏极布线23沿着层间绝缘膜17的表 面向HV电路部分2 —侧延伸。即，漏极布线23在远离LV电路部 分1的方向上延伸。通过这种方式，源极布线18和漏极布线23在相 反的方向上延伸。
形成在元件部分8中的背面电极19延伸到布线部分9并与n+型 接触区22欧姆接触。如前所述，背面电极19位于被沟槽7包围的区 域中。因此，可以防止背面电极19和被沟槽7包围的区域以外的HV 电路部分1的一部分之间发生短路。
如果需要的话，形成层间绝缘膜24，以覆盖半导体器件的整个 正面。该半导体器件还可以增加其他布线层(未示出)。在半导体器 件的正面和背面上分别形成保护膜25、 26。根据第一实施例的半导 体器件通过上述方式构成。
该半导体器件以下述方式操作。当预定电压施加于栅电极16时，
在直接位于栅绝缘膜15下面的p型沟道区10的表面部分中产生沟 道。结果，电流通过n+型源区11、 p型沟道区IO中产生的沟道、元 件部分8的n-型漂移层4、 n+型漏接触区13、背面电极19、 n+型接触 区22、布线部分9的n'型漂移层4、 n型阱区20和n+型接触区21在 源极布线18和漏极布线23之间流动。当电流流动时，半导体器件的 每个部分的电位根据被该半导体器件驱动的IGBT的操作条件而改 变。例如，在第一实施例中，0伏的电位施加于源极布线18， 600到 1200伏的电位施加于漏极布线23。结果，从600到1200伏的高电压 施加于源极布线18和漏极布线23之间。
根据第一实施例的半导体器件由于以下原因而可以承受高电压。 在MOSFET 3的元件部分8中，背面电极19形成在n—型漂移层4的 背面上。电流从形成在n-型漂移层4的正面上的源极布线18流到背 面电极19。即，电流在n-型漂移层4的厚度方向上从rf型漂移层4 的正面流到背面。
背面电极19从元件部分8延伸到布线部分9并经n+型接触区22、布线部分9的n-型漂移层4、 n型阱区20和n+型接触区21耦合到漏 极布线23。即，使用背面电极19和布线部分9将漏极布线23拉出 到元件部分8的外部。通过这种方式，背面电极19和布线部分9提 供允许电流流到漏极布线23的拉线。
在这种方案中，漏极布线23不在源极布线18上方穿过，并且层 间绝缘膜17不位于源极布线18和漏极布线23之间。因此，即使源 极布线18和漏极布线23之间的电压(即电位差)很大，也可以防止 由于该电压导致层间绝缘膜17的击穿。
此外，电流在n—型漂移层4的厚度方向上在源极布线18和背面 电极19之间流动。因此，可以防止由于电场集中而导致的LOCOS 氧化物膜14和层间绝缘膜17的击穿，从而该半导体器件可以具有高 击穿电压。具体地说，如图3所示，MOSFET3的元件部分8中的电 位分布基本上是均匀的并且平行于n-型漂移层4的表面。因此，防止 了电场集中，从而该半导体器件可具有高击穿电压。
下面参照图4A-6C介绍制造该半导体器件(特别是MOSFET3) 的方法。
首先，如图4A所示，制备用于rf型漂移层4的硅衬底30。硅衬 底30具有大于每个沟槽5-7的深度的厚度。
接着，如图4B所示，通过光刻工艺和刻蚀工艺从硅衬底30的 正面在硅衬底30中形成沟槽31。然后，通过热氧化工艺在沟槽31 的内表面上形成氧化物膜。接着，在该氧化物膜上形成多晶硅 (poly-Si)层。这样，用由氧化物膜和多晶硅层构成的绝缘层32填 充沟槽31。然后，除去留在硅衬底的正面上的氧化物膜和多晶硅层， 从而绝缘层32可以只保留在沟槽31内部。
接着，如图4C所示，在硅衬底30的正面上形成LOCOS氧化物 膜14。具体地说，在硅衬底30的正面上形成例如由氧化物膜和氮化 物膜构成的基层(未示出)，然后通过构图工艺给该基层形成开口。 随后，向该基层施加LOCOS工艺，从而在该开口中可以形成LOCOS 氧化物膜14。然后，除去基层，从而LOCOS氧化物膜14可以留在硅衬底30的第一正面上。
接着，如图5A所示，将p型沟道区10和n型阱区20形成到硅 衬底30的正面的表面部分。具体地说，在硅衬底30的正面和LOCOS 氧化物膜14上放置第一掩模，该第一掩模具有对应p型沟道区10的 开口。然后，利用离子注入工艺通过第一掩模将p型杂质注入到硅衬 底30中。接着，除去第一掩模，并在硅衬底30的正面和LOCOS氧 化物膜14上放置具有对应n型阱区20的开口的第二掩模。然后，利 用离子注入工艺通过第二掩模将n型杂质注入到硅衬底30中。接着， 通过热处理工艺使注入的杂质扩散，从而可以将p型沟道区10和n 型阱区20形成到硅衬底30的正面的表面部分。
此外，在硅衬底30的正面和LOCOS氧化物膜14上放置具有对 应于n+型源区11和n+型接触区21的开口的第三掩模。然后，禾佣 离子注入工艺通过第三掩模将n型杂质注入到硅衬底30中。然后， 除去第三掩模，并且在硅衬底30的正面和LOCOS氧化物膜14上设 置具有对应p+型接触区12的开口的第四掩模。然后，利用离子注入 工艺通过第四掩模将p型杂质注入到硅衬底30中。然后，通过热处 理工艺使注入的杂质扩散，从而可以将n+型源区11、 n+型接触区21 和p+型接触区12形成到硅衬底30的正面的表面部分。
接着，如图5B所示，通过热氧化工艺形成栅绝缘膜15。然后， 在绝缘膜15上形成被掺杂了杂质的多晶硅层。然后，通过对该多晶 硅层进行构图，形成栅电极16。
接着， 如图5C所示，在硅衬底30的正面上设置层间绝缘膜17， 从而可以用层间绝缘膜17完全覆盖硅衬底30的正面和栅电极16。 对层间绝缘膜17进行构图，从而形成露出n+型源区11和p+型接触 区12的第一接触孔和露出n+型接触区21的第二接触孔。
接着，如图6A所示，形成源极布线18和漏极布线23。具体地 说，在层间绝缘膜17上形成例如由铝构成的布线层，从而可以用该 布线层填充层间绝缘膜17的接触孔。然后，通过对该布线层进行构 图形成源极布线18和漏极布线23。如果需要的话，在源极布线18和漏极布线23上形成层间绝缘膜24和附加的布线层。
接着，如图6B所示，例如利用化学机械抛光(CMP)工艺，通 过抛光硅衬底30的背面，将硅衬底30减薄到预定厚度。因此，完成 了n'型漂移层4，并且沟槽5-7穿透n—型漂移层4，从而可以实现沟 槽隔离。
接着，如图6C所示，在n'型漂移层4的背面上设置第五掩模， 该第五掩模具有对应n+型漏接触区13和n+型接触区22的开口。然 后，利用离子注入工艺通过第五掩模将n型杂质注入到n-型漂移层4。 然后，通过热处理工艺使注入的杂质扩散，从而可以将n+型漏接触区 13和n+型接触区22形成到n—型漂移层4的背面的表面部分。接着， 在n'型漂移层4的背面、n+型漏接触区13和n+型接触区22上形成例 如由铝构成的电极层。然后，通过对电极层进行构图形成背面电极 19。
最后，在层间绝缘膜24上形成保护膜25，并且在rf型漂移层4 的背面和背面电极19上形成保护膜26。通过这种方式，可以制造根 据第一实施例的半导体器件。
如上所述，根据第一实施例的半导体器件，由于漏极布线23不 在源极布线18上方穿过，因此层间绝缘膜17不位于源极布线18和 漏极布线23之间。因此，即使源极布线18和漏极布线23之间的电 位差很大，也不会由于电位差引起层间绝缘膜17的击穿。
(第二实施例)
下面参照图7介绍根据本发明第二实施例的半导体器件。第一和 第二实施例的区别如下。
图7是示出其中形成有该半导体器件的半导体芯片的剖面图。在 第二实施例中，在n-型漂移层4的背面的表面形成具有接触孔的层间 绝缘膜40。背面电极19通过各个接触孔耦合到n+型漏接触区13和 n+型接触区22。
如上所述，根据第二实施例，在n'型漂移层4的背面上形成层间绝缘膜40。经层间绝缘膜40在n-型漂移层4的背面上形成背面电极 19。在这种方案中，即使由于制造变动而使背面电极19蔓延到沟槽 7的外部，通过层间绝缘膜40也可以防止由于背面电极19导致LV 电路部分1和HV电路部分2之间的短路。
(第三实施例)
下面参照图8和9介绍根据本发明第三实施例的半导体器件。第 一和第三实施例之间的区别如下。
图8是示出形成了该半导体器件的半导体芯片的剖面图。图9是 示出图8的半导体芯片的正视图的示意图。
在第三实施例中，通过多个(即四个)沟槽6包围HV电路部分 2。多个沟槽6提供LV电路部分1和HV电路部分2之间的改进的 隔离，从而该半导体器件可以具有高击穿电压。
此外，MOSFET3被多个(即四个)沟槽7包围。如从图9可以 看到，沟槽7不形成在相邻沟槽6之间的区域中。或者，也可以在相 邻沟槽6之间的区域中形成沟槽7。
(第四实施例)
下面参照图10和11介绍根据本发明的第四实施例的半导体器 件。第一和第四实施例之间的区别如下。
图IO是示出形成了该半导体器件的半导体芯片的剖面图。图11 是示出图10的半导体芯片的正视图的示意图。
在第四实施例中，使用引线框架50代替背面电极19。引线框架 50位于if型漂移层4的背面上。具体地说，将引线框架50键合到11+ 型漏接触区13和形成在n'型漂移层4的背面的表面上的绝缘膜51上。
在第四实施例中，没有布线部分9。引线框架50具有从半导体 芯片的边缘(即n.型漂移层4的边缘)突出的突起。引线框架50的 突起通过键合线53耦合到电源布线52的焊盘部分上。电源布线52 用于将电压施加于HV电路部分2。电源布线52的焊盘部分暴露于层间绝缘膜24和保护膜25的外面，从而通过键合线53可以将电源 布线52和引线框架50电耦合在一起。即，使用引线框架50和键合 线53将电源布线52拉出元件区8的外面。通过这种方式，引线框架 50和键合线53提供拉线，其允许电流流到电源布线52。
绝缘膜51提供引线框架50与LV电路部分1和HV电路部分2 的n—型漂移层4之间的电隔离。就是说，绝缘膜51防止n+型漏接触 区13通过引线框架50到LV电路部分1和HV电路部分2的W型漂 移层4发生短路。
例如，引线框架50可以按照以下方式设置在n—型漂移层4的背 面。首先，除去LV电路部分1和HV电路部分2的n'型漂移层4的 背面的预定厚度，然后将绝缘膜51设置在n—型漂移层4的背面上。 然后，例如通过化学机械抛光方法抛光绝缘膜51，直到露出n+型漏 接触区13为止。接着，将引线框架50键合到n+型漏接触区13和绝 缘膜51。这样，就将引线框架50设置在&型漂移层4的背面上。
此外，如第三实施例那样，用多个(即，三个)沟槽6包围HV 电路部分2，并且用多个(即，三个)沟槽7包围MOSFET3 (即， 元件部分8)。
如上所述，根据第四实施例，将引线框架50设置在n—型漂移层 4的背面上。使用键合线53将引线框架50拉到半导体芯片的正面。 这样，将引线框架50和键线53用作布线部分9。
(第五实施例)
下面参照图12介绍根据本发明第五实施例的半导体器件。第一
和第五实施例之间的区别如下。
图12是示出形成了该半导体器件的半导体芯片的剖面图。 在第五实施例中，该半导体芯片在其正面具有通孔61a、 61b。
通孔61a到达背面电极19。通孔61b到达HV电路部分2的n'型漂移
层4。背面电极19和rT型漂移层4经穿过通孔61a、 61b的键合线60
电耦合在一起。如上所述，根据第五实施例，该半导体芯片具有通孔61a、 61b， 并且键合线60穿过通孔61a、 61b。背面电极19和HV电路部分2 的rf型漂移层4通过键合线60电耦合在一起。这样，键合线60被构 成为布线部分9的一部分。
(第六实施例)
下面参照图13介绍根据本发明第六实施例的半导体器件。第一 和第六实施例之间的区别如下。
图13是示出形成了该半导体器件的半导体芯片的剖面图。
在第六实施例中，导电部件70形成在n-型漂移层4中并从第一 面到背面穿透该n'型漂移层4。导电部件70在一端暴露于n-型漂移 层4的第一面的表面，并电耦合到漏极布线23。此外，导电部件70 在另一端暴露于n'型漂移层4的背面的表面，并电耦合到背面电极 19。例如，导电部件70可以通过用低电阻材料如金属、掺杂多晶硅 和/或其它类似物填充形成在n—型漂移层4中的通路孔71来形成。
如上所述，根据第六实施例，形成在n—型漂移层4中的导电部件 70被构成为布线部分9的一部分。
(第七实施例)
下面参照图14介绍根据本发明第七实施例的半导体器件。第一 和第七实施例之间的区别如下。
图14是示出形成了该半导体器件的半导体芯片的剖面图。
在第五实施例中，用n型杂质(或p型杂质)高度掺杂布线部分 9的n-型漂移层4，从而形成掺杂硅层80。背面电极19和漏极布线 23通过掺杂硅层80电耦合在一起。
如上所述，根据第七实施例，掺杂硅层80被构成为布线部分9 的一部分。
(第八实施例)下面参照图15介绍根据本发明第八实施例的半导体器件。第一 和第八实施例之间的区别如下。
图15是示出形成了该半导体器件的半导体芯片的剖面图。 在第八实施例中，导电部件91通过n-型漂移层4中的绝缘膜90 形成并从第一面到背面穿透n—型漂移层4。导电部件70在一端暴露 于n'型漂移层4的第一面的表面，并电耦合到漏极布线23。此外， 导电部件70在另一端暴露于n'型漂移层4的背面的表面，并电耦合 到背面电极19。例如，这种结构可以按照以下方式制造。首先，在 n'型漂移层4中形成通路孔92,然后在通路孔92的内壁上形成绝缘 膜90。最后，用低电阻材料如金属、掺杂多晶硅、和/或类似物填充 通路孔92。
如上所述，根据第八实施例，通过n-型漂移层4中的绝缘膜90 形成的导电部件91被构成为布线部分9的一部分。
(修改例)
可以用各种方式对上述实施例进行修改。例如，沟槽5可以只包 围LV电路部分1 ，从而LV电路部分1和HV电路部分2可以分别 被沟槽5、 6包围。
在第三和第四实施例中，多个沟槽6、 7的数量可以根据所需击 穿电压来改变。
在第一、第二和第三实施例中，可以消除减少n-型漂移层4的内 部电阻的n型阱区20。
尽管这些实施例中的MOSFET 3是n沟道型，但是MOSFET 3 也可以是p沟道MOSFET。
MOSFET 3可以用其他类型的垂直MOSFET如平面MOSFET(例 如在JP-A-H11-238742中公开的)、沟槽栅MOSFET (例如在对应 JP-A-2004-266140的US2004/0173845中公开的)、或者凹型(concave) MOSFET (例如在对应JP-A-H09-293861的US5877527中公开的)来 代替。MOSFET 3可以用其他类型的晶体管如双极晶体管或IGBT (绝 缘栅双极晶体管)来代替。在这种情况下，双极晶体管或IGBT的发 射极布线对应源极布线18，双极晶体管或IGBT的集电极布线对应漏 极布线23。
这些改变和修改例应该被理解为属于由所附权利要求书限定的 本发明的范围内。
权利要求
1、一种半导体器件，包括高击穿电压晶体管(3)，其包括预定导电类型的半导体层(4)，该半导体层(4)具有彼此相反的正面和背面，该半导体层(4)包括通过沟槽彼此电隔离的元件部分(8)和布线部分(9)，其中该元件部分(8)具有在该半导体层(4)的正面上的第一布线部件(18)和在该半导体层(4)的背面上的背面电极(19)，该元件部分(8)构成为垂直晶体管，其使得电流在该半导体层(4)的厚度方向上在该第一布线部件(18)和该背面电极(19)之间流动，其中该背面电极(19)从该元件部分(8)延伸到该布线部分(9)，并且其中该布线部分(9)具有在该半导体层(4)的正面上的第二布线部件(23)和在该半导体层(4)的背面上的该背面电极(19)，该布线部分(9)构成为允许电流在该背面电极(19)和该第二布线部件(23)之间流动的拉线。
2、 根据权利要求1所述的半导体器件，其中所述布线部分(9)还具有将所述半导体层(4)电耦合到所 述背面电极(19)的键合线(60)。
3、 根据权利要求1所述的半导体器件，其中所述布线部分(9)还具有设置在形成在所述半导体层(4) 中的通路孔(71)中的导电部件(70)，并且其中所述导电部件(70)将所述背面电极(19)电耦合到所述第 二布线部件(23)。
4、 根据权利要求1所述的半导体器件，其中所述布线部分(9)还具有掺杂层(80)，该掺杂层(80)的杂质浓度高于所述半导体层(4)的杂质浓度，并且其中所述掺杂层(80)将所述背面电极(19)电耦合到所述第二 布线部件(23)。
5、 根据权利要求1所述的半导体器件，其中所述布线部分(9)还具有通过形成在所述半导体层(4)中 的通路孔(92)中的绝缘膜(90)设置的导电部件(91)，并且其中该导电部件(91)将所述背面电极(19)电耦合到所述第二 布线部件(23)。
6、 根据权利要求l一5中任一项所述的半导体器件，还包括 低电压电路部分(1);和高电压电路部分(2)，其中所述高击穿电压晶体管(3)被构成为在所述低电压电路部 分(1)和所述高电压电路部分(2)之间进行功率转换。
7、 一种半导体器件，包括高击穿电压晶体管(3)，其包括第一导电类型的半导体层(4)， 该半导体层(4)具有彼此相反的正面和背面，该半导体层(4)包括 通过第一沟槽(6)彼此电隔离的元件部分(8)和布线部分(9)，位于所述半导体层(4)的正面上的第一绝缘膜(17)，该第一绝 缘膜(17)具有第一和第二接触孔；和位于所述半导体层(4)的背面上的背面电极(19)， 其中所述元件部分(8)包括第二导电类型的沟道层(10)，该沟道层(10)形成到所述 半导体层(4)并暴露于所述半导体层(4)的第一面；第一导电类型的半导体区(11)，该半导体区(11)形成在 所述沟道层(10)中并具有高于所述半导体层(4)的杂质浓度；形成在所述半导体区(11)和所述半导体层(4)之间的所述沟道层(10)的露出表面上的栅绝缘膜(15);形成在所述栅绝缘膜(15)上的栅电极(16); 电耦合到所述沟道层(10)的所述半导体区(11)和接触区 (12)中的每一个的第一布线部件(18);和第一导电类型的漏接触区(13)，所述漏接触区(13)形成 在所述半导体层(4)的背面上并具有高于所述半导体层(4)的杂质 浓度，其中所述布线部分(9)包括形成在所述半导体层(4)的正面上的第一接触区(21);形成在所述半导体层(4)的背面上的第二接触区(22);和 电耦合到所述第一接触区(21)的第二布线部件(23)， 其中所述元件部分(8)的所述漏接触区(13)通过所述背面电 极(19)电耦合到所述布线部分(9)的所述第二接触区(22)，其中所述第一布线部件(18)通过所述第一绝缘膜(17)的所述 第一接触孔电耦合到所述沟道层(10)的所述半导体区(11)和所述 接触区(12)中的每一个，并且其中所述第二布线部件(23)通过所述第一绝缘膜(17)的所述 第二接触孔电耦合到所述布线部分(9)的所述第一接触区(21)。
8、 根据权利要求7所述的半导体器件，其中所述元件部分(8)的所述第一布线部件(18)形成在所述 第一绝缘膜(17)上并在第一方向上延伸，并且其中所述布线部分(9)的所述第二布线部件(23)形成在所述 第一绝缘膜(17)上并在与所述第一方向相反的第二方向上延伸。
9、 根据权利要求7所述的半导体器件，还包括 低电压电路部分(1);和被所述第一沟槽(6)包围的高电压电路部分(2)， 其中所述低电压电路部分(1)和所述高电压电路部分(2)共同地被第二沟槽(5)包围，并且其中所述高击穿电压晶体管(3)被构成为在所述低电压电路部 分(1)和所述高电压电路部分(2)之间进行功率转换。
10、 根据权利要求9所述的半导体器件， 其中所述第一沟槽(6)包括多个沟槽。
11、 根据权利要求7所述的半导体器件，其中所述元件部分(8)和所述布线部分(9)共同地被第三沟槽 (7)包围，并且其中所述背面电极(19)仅位于被所述第三沟槽(7)包围的区 域中。
12、 根据权利要求9一11中任一项所述的半导体器件，还包括 位于所述半导体层(4)的背面上的第二绝缘膜(40)，该第二绝缘膜(40)具有第一和第二接触孔，其中所述背面电极(19)通过所述第二绝缘膜(40)的所述第一 接触孔电耦合到所述元件部分(8)的所述漏接触区(13)，并且其中所述背面电极(19)通过所述第二绝缘膜(40)的所述第二 接触孔电耦合到所述布线部分(9)的所述第二接触区(22)。
13、 一种半导体器件，包括 低电压电路部分(1); 高电压电路部分(2);高击穿电压晶体管(3)，其被构成为在所述低电压电路部分(1) 和所述高电压电路部分(2)之间进行功率转换，所述高击穿电压晶 体管(3)包括预定导电类型的半导体层(4)，该半导体层(4)具有 彼此相反的正面和背面，该半导体层(4)包括被沟槽(6)电隔离的 元件部分(8);和电源布线(52)，其形成在所述半导体层(4)的第一面上并被构 成为向所述高电压电路部分(2)施加电压，其中所述元件部分(8)具有在所述半导体层(4)的正面上的布 线部件(18)以及在所述半导体层(4)的背面上的引线框架(50), 所述元件部分(8)被构成为垂直晶体管，其使电流在所述半导体层 (4)的厚度方向上在所述布线部件(18)和所述引线框架(50)之 间流动，其中所述引线框架(50)具有从所述半导体层(4)的背面的边 缘突出的突起，并且其中所述引线框架(50)的所述突起通过键合线(53)电耦合到 所述电源布线(52)。
14、 一种半导体器件，包括 低电压电路部分(1); 高电压电路部分(2);高击穿电压晶体管(3)，其被构成为在所述低电压电路部分(1) 和所述高电压电路部分(2)之间进行功率转换，所述高击穿电压晶 体管(3)包括第一导电类型的半导体层(4)，该半导体层(4)具有 彼此相反的正面和背面，该半导体层(4)包括被沟槽(6)电隔离的 元件部分(8);和电源布线(52),其形成在所述半导体层(4)的第一面上并被构 成为向所述高电压电路部分施加电压，其中所述元件部分(8)包括第二导电类型的沟道层(10)，该沟道层(10)形成到所述 半导体层(4)并暴露于所述半导体层(4)的第一面；第一导电类型的半导体区(11)，该半导体区(11)形成在所述沟道层(10)中并具有高于所述半导体层(4)的杂质浓度；形成在所述半导体区(11)和所述半导体层(4)之间的所述沟道层(10)的露出表面上的栅绝缘膜(15);形成在所述栅绝缘膜(15)上的栅电极(16);电耦合到所述沟道层(10)的所述半导体区(11)和接触区(12)中的每一个的布线部件(18);第一导电类型的漏接触区(13)，该漏接触区(13)形成在 所述半导体层(4)的背面上并具有高于所述半导体层(4)的杂质浓 度；禾口形成在所述半导体层(4)的背面上并电耦合到所述漏接触 区(13)的引线框架(50)，其中所述元件部分(8)被构成为垂直晶体管，其使电流在所述 半导体层(4)的厚度方向上在所述布线部件(18)和所述引线框架 (50)之间流动，其中所述引线框架(50)具有从所述半导体层(4)的背面的边 缘突出的突起，并且其中所述引线框架(50)的所述突起通过键合线(53)电耦合到 所述电源布线(52)。
15、根据权利要求14的半导体器件，还包括 形成在所述半导体层(4)的背面上的绝缘膜(51 )，该绝缘膜(51 ) 具有露出所述元件部分(8)的开口，其中所述引线框架(50)键合到该绝缘膜(51)。
全文摘要
一种半导体器件包括具有半导体层(4)的高击穿电压晶体管(3)。该半导体层(4)具有元件部分(8)和布线部分(9)。元件部分(8)具有在半导体层(4)的正面上的第一布线(18)和在半导体层(4)的背面上的背面电极(19)。元件部分(8)构成为垂直晶体管，使电流在半导体层(4)的厚度方向上在第一布线(18)和背面电极(19)之间流动。背面电极(19)延伸到布线部分(9)。布线部分(9)具有在半导体层(4)的正面上的第二布线(23)。提供布线部分(9)和背面电极(19)作为允许电流流到第二布线(23)的拉线。
文档编号H01L29/06GK101431102SQ20081017045
公开日2009年5月13日 申请日期2008年11月6日 优先权日2007年11月9日
发明者山田明, 赤木望 申请人:株式会社电装