半导体设备及其制造方法

专利名称：半导体设备及其制造方法
技术领域：
本发明涉及一种具有多个位于单个半导体衬底上的双-面电极元件的 半导体设备，并且涉及其制造方法。
背景技术：
一些半导体设备包括双-面电极元件(例如，垂直型MOS晶体管元件)， 其具有一对分别位于半导体衬底的正面和背面的电极，并且被构造为使电 流在所述的一对电极之间流动。己知，超结(SJ)结构可以在击穿电压和 通态电阻方面改善这样的双-面电极元件。所述超结结构包括(例如)起着 漂移区作用的PN柱形区域。所述PN柱形区域具有彼此相邻并且交替布置 的多个N型半导体部分和多个P型半导体部分。
JP-A-2007-13003公开了一种包括多个布置在具有PN柱形区域的半导 体衬底内的双-面电极元件的半导体设备。上述半导体设备包括具有用于漂 移区的N型半导体部分的N沟道M0S晶体管元件和具有用于漂移区的P型 半导体部分的P沟道M0S晶体管元件。所述N沟道M0S晶体管元件和P沟 道M0S晶体管元件布置在同一半导体衬底上。
在JP-A-2007-13003公开的半导体设备当中，PN结间隔使相邻的元件 彼此绝缘并隔离(参考JP-A-2007-13003中的图2和图14)。但是，本发明 人发现了下述与改善双-面电极元件的击穿电压相关的困难。由于PN结间 隔的原因，变得难以降低元件间隔区域的面积或者难以使元件间隔区的宽 度变窄。因而，难以降低半导体设备的尺寸，并且难以降低半导体设备的 制造成本。
此外， 一部分PN柱形区域起着PN结间隔的元件间隔区的作用。因而， 在施加瞬态信号(例如，噪声、浪涌电压)时，PN柱形区域内的电荷平衡 将变得异常，换言之，在PNPN结构中可能发生闩锁(latch-up)。由于存 在寄生效应，因而在源电极周围可能发生短路。

发明内容
考虑到上述和其它困难，本发明的目的在于提供一种半导体设备以及 一种半导体设备的制造方法。
根据本发明的第一方面，提供了一种半导体设备。所述半导体设备包 括半导体衬底，所述半导体衬底具有彼此相对的第一表面和第二表面，并 且具有多个元件-形成区域。所述半导体设备还包括绝缘沟槽，其包围所述 多个元件-形成区域中的每一个，并且使所述多个元件-形成区域彼此绝缘 并隔离。所述半导体设备还包括分别位于所述多个元件-形成区域内的多个 元件。所述多个元件包括至少两个双-面电极元件。每一双-面电极元件包 括位于所述半导体衬底的第一表面和第二表面之一上的第一电极。每一双-面电极元件还包括位于所述半导体衬底的第一表面和第二表面中的另一个 上的第二电极。将每一双-面电极元件构造为使电流在第一电极和第二电极
之间流动。每一双-面电极元件还包括位于所述半导体衬底内的PN柱形区 域，所述PN柱形区域包括多个P导电类型半导体部分和多个N导电类型半 导体部分。所述多个P导电类型半导体部分和所述多个N导电类型半导体 部分沿垂直于半导体衬底的厚度方向的方向交替并相邻布置。每一双-面电 极元件还包括由所述PN柱形区域的所述多个P导电类型半导体部分和所述 多个N导电类型半导体部分之一提供的漂移区。
根据上述半导体设备，由于绝缘沟槽能够起着元件隔离区的作用，因 而可以降低半导体设备的尺寸。此外，由于所述绝缘沟槽能够起着元件隔 离区的作用，因而可以限制由寄生效应导致的短路的产生。
根据本发明的第二方面，提供了一种半导体设备的制造方法。所述方 法包括制备具有彼此相对的第一表面和第二表面的半导体衬底。所述半导 体设备包括具有多个P导电类型半导体部分和多个N导电类型半导体部分 的PN柱形区域。所述多个P导电类型半导体部分和所述多个N导电类型半 导体部分沿垂直于半导体衬底的厚度方向的方向彼此交替并相邻布置。所 述方法还包括从半导体衬底的第一表面一侧在半导体衬底上形成绝缘沟 槽，从而使绝缘沟槽具有位于第一表面一侧上的开口端和位于半导体衬底 内的底部。所述绝缘沟槽限定了多个元件-形成区域。所述绝缘沟槽使所述多个元件-形成区域相互隔离并绝缘。将所述绝缘沟槽形成为，使每一元件
-形成区域具有多个P导电类型半导体部分和多个N导电类型半导体部分。 所述方法还包括在所述半导体衬底的每一元件-形成区域的第一表面一侧 上形成双-面电极元件的部分。所述双-面电极元件的部分包括第一电极。
所述方法还包括在形成绝缘沟槽之后，并且在第一表面一侧上形成双-面 电极元件的部分之后，通过去除所述半导体衬底的第二表面部分而对所述 半导体衬底进行减薄，从而使所述绝缘沟槽从所述半导体衬底的第二表面 一侧暴露出来。所述方法还包括在对所述半导体衬底进行减薄之后，在 每一元件-形成区域的第二表面一侧上形成双-面电极元件的其它部分。所 述其它部分包括与所述第一电极相对的第二电极。将所述双-面电极元件形 成为，使电流在所述第一电极和所述第二电极之间流动。
根据上述方法，可以提供一种具有小尺寸的半导体设备，因为所述绝 缘沟槽能够起着元件隔离区的作用。此外，可以提供一种能够限制由寄生 效应引起的短路的半导体设备，因为所述绝缘沟槽能够起着元件隔离区的 作用。
根据本发明的第三方面，提供了一种半导体设备的制造方法。所述方 法包括制备包括彼此相对的第一表面和第二表面的半导体衬底。所述半导 体衬底还包括具有多个P导电类型半导体部分和多个N导电类型半导体部 分的PN柱形区域。所述多个P导电类型半导体部分和所述多个N导电类型 半导体部分沿垂直于半导体衬底的厚度方向的方向彼此交替并相邻布置。 所述半导体衬底具有多个元件-形成区域。所述方法还包括在所述半导体衬 底的每一元件-形成区域的第一表面一侧上形成双-面电极元件的部分。所 述双-面电极元件的部分包括第一电极。所述方法还包括在所述半导体衬底 的第一表面一侧上形成第一表面一侧的绝缘膜。所述方法还包括在第一 表面一侧上形成双-面电极元件的部分之后，并且在形成了所述第一表面一 侧的绝缘膜之后，从所述半导体衬底的第二表面一侧形成绝缘沟槽，从而 使所述绝缘沟槽达到所述第一表面绝缘膜。所述绝缘沟槽使所述多个元件-形成区域相互隔离并绝缘。所述绝缘沟槽包围所述多个元件-形成区域中的 每一个。将所述绝缘沟槽形成为，使每一元件-形成区域包括多个P导电类 型半导体部分和多个N导电类型半导体部分。所述方法还包括在所述第一表面一侧上形成所述双-面电极元件的部分之后，在所述半导体衬底的每 一元件-形成区域的第二表面一侧上形成所述双-面电极元件的其它部分。 所述其它部分包括与所述第一 电极相对的第二电极。将所述双-面电极元件 形成为，使电流在所述第一电极和所述第二电极之间流动。
根据上述方法，可以提供一种具有小尺寸的半导体设备，因为所述绝 缘沟槽能够起着元件隔离区的作用。此外，可以提供一种能够限制由寄生 效应引起的短路的半导体设备，因为所述绝缘沟槽能够起着元件隔离区的 作用。


通过下文参考附图的详细说明，本发明的上述和其它目的、特征和优 点将变得更加显见。在附图中
图1是示出了根据第一实施例的半导体设备的平面图； 图2是沿图1的II-II线截取的截面图3是示出了包括半导体设备的同步整流型开关电路的电路图； 图4是示出了绝缘沟槽的形成过程和在形成绝缘沟槽之前执行的过程 的截面图5是示出了正表面一侧上的双-面电极元件的部分的形成过程的截面
图6是示出了半导体衬底的减薄过程的截面图7是示出了后表面一侧上的双-面电极元件的部分的形成过程的截面
图8是示出了根据第一实施例的修改实例的半导体设备的截面图； 图9是示出了根据第一实施例的另一修改实例的半导体设备的截面图； 图10A是示出了根据第一实施例的相对于PN柱形区域的栅电极布局的 图示；
图10B是示出了根据第一实施例的相对于PN柱形区域的另一栅电极布 局的图示；
图11是示出了半导体衬底的正表面一侧上的双-面电极元件的部分的 形成过程，并且示出了在形成根据第二实施例的部分之前执行的过程的截面图12是示出了绝缘沟槽的形成过程的截面图13是示出了半导体衬底的后表面一侧上的双-面电极元件的部分的 形成过程的截面图14是示出了根据第三实施例的半导体设备的截面图； 图15是示出了根据第四实施例的半导体设备的截面图； 图16是漏电流Id和漏极-源极电压Vds之间的关系的曲线图17A是针对根据第四实施例的半导体设备受到击穿的情况示出了电 位分布的图示；
图17B是针对根据第一对比实例的半导体设备受到击穿的情况示出了 电位分布的图示；
图17C是针对根据第二对比实例的受到击穿的情况示出了半导体设备 的电位分布的图示；
图18是示出了沟槽壁上的绝缘膜的形成过程的截面图19是示出了采用导体填充沟槽的过程的截面图20是示出了根据第四实施例的修改实例的半导体设备的截面图21是示出了根据第五实施例的半导体设备的截面图22A和图22B是示出了根据第五实施例的半导体设备的平面图23是示出了根据第五实施例的修改实例的半导体设备的平面图24是示出了根据修改实施例的第一实例的半导体设备的截面图25是示出了根据修改实施例的第二实例的半导体设备的截面图；以
及
图26是示出了根据修改实施例的第三实例的半导体设备的截面图。
具体实施例方式
下面将参考

示范性实施例。在下述实施例中，采用类似的附 图标记表示类似的部分或等价的部分。 (第一实施例)
下面将说明第一实施例。图1是示出了根据第一实施例的半导体设备 的示意性构造的平面图。为简单起见，图1未示出在半导体衬底内或上形成的某些元件、层间绝缘膜、保护膜等部分。图2是沿图1的II-II线截 取的截面图。为简单起见，图2未示出层间绝缘膜、保护膜等。
如图1和图2所示，在半导体衬底10内形成了绝缘沟槽30。绝缘沟槽 30使元件-形成区域11和元件-形成区域12隔开。将双-面电极元件50形 成为每一元件-形成区域11、 12中的元件。这里，双-面电极元件50在广 义上对应于具有一对分别位于半导体衬底10的正面10a和背面10b上的电 极的有源元件，并且其被构造为使电流在所述一对电极之间流动。从更为 具体的意义上来讲，双-面电极元件50对应于具有处于PN柱形层13内的 漂移区的有源元件，如下文所述。双-面电极元件50对应于(例如)垂直 型晶体管元件。在本实施例中，采用垂直型MOS晶体管元件作为双-面电极 元件50的例子。
如图2所示，半导体衬底10包括处于形成双-面电极元件50的区域内 的PN柱形区域13。 PN柱形区域13包括多个P导电类型半导体部分14和 多个N导电类型半导体部分15。所述多个P导电类型半导体部分14和所述 多个N导电类型半导体部分15沿基本垂直于半导体衬底10的厚度方向的 方向相邻并交替布置。在文中又将基本垂直于半导体衬底10的厚度方向的 方向称为横向。可以通过向由具有N导电类型，例如，N-导电类型的体单 晶硅构成的衬底应用沟槽填充法而形成所述PN柱形区域13，从而使所述多 个P和N导电类型半导体部分14、 15按照条状图案布置。或者，所述P导 电类型半导体部分14和N导电类型半导体部分15可以具有另一种构造， 只要所述另一种构造能够提供下述功能在双-面电极元件50处于导通状 态时，P或N导电类型半导体部分14、 15起着漂移区的作用；在双-面电极 元件50处于截止状态时，耗尽层在横向上从PN柱形区域13的每一 PN结 延伸，以使PN柱形区域13完全耗尽；以及确保预期的击穿电压。
通过在半导体衬底10内形成的绝缘沟槽30使元件-形成区域11内的 PN柱形区域13与另一元件-形成区域12内的PN柱形区域13隔离或隔开。 每一元件-形成区域ll、 12均单独具有PN柱形区域13，其为对应的元件-形成区域ll、 12起着双-面电极元件50 (即，50a、 50b)的漂移区的作用。
在元件-形成区域11中，在半导体衬底10的正表面10a—侧将基极区 16a形成为与PN柱形区域13直接接触。基极区16a是沟道形成区，并且具有N导电类型。在基极区16a的表面部分内有选择地形成源极区17a。源极 区17a具有P导电类型，例如，P+导电类型。使源极区17a与源电极18a 电连接。源电极18a是双-面电极元件50a的第一电极。栅电极19a具有沟 槽结构。将栅电极19a构造为贯穿源极区17a和基极区16a。栅电极19a的 末端部分突出到了 P导电类型半导体部分14内。栅电极19a具有按照条形 图案布置的多个部分。使每个都大致具有直条形的多个部分基本相互平行 布置。所述栅电极19b的条形图案基本平行于PN柱形区域13的条形图案。 栅电极19a被栅极绝缘膜覆盖。源电极18a和栅电极19a通过层间绝缘膜 (未示出)相互电绝缘。在半导体衬底10的后表面10b—侧将漏极区20a 形成为与PN柱形区域13直接接触。漏极区20a具有P导电类型，例如， P+导电类型。使漏极区20a与漏电极21电连接。漏电极21是双-面电极元 件50a的第二电极。
作为一种类型的双-面电极元件50，将P沟道型双-面电极元件50a配 置到半导体衬底10的元件-形成区域11内。所述P沟道型双-面电极元件 50a采用PN柱形区域13的P导电类型半导体部分14作为漂移区。更具体 而言，将P沟道型垂直MOS晶体管元件配置到元件-形成区域11内。
在元件-形成区域12中，在半导体衬底10的正表面10a—侧上将具有 P导电类型的基极区16b形成为与PN柱形区域13直接接触。基极区16b起 着沟道形成区的作用。在基极区16b的表面部分内有选择地形成源极区17b。 源极区17b具有N导电类型，例如，N+导电类型。使源极区17b与源电极 18b电连接。源电极18b是双-面电极元件50b的第一电极。栅电极19b具 有沟槽结构。将栅电极1%形成为贯穿源极区17b和基极区16b。栅电极 19b的末端部分突出到了 N导电类型半导体部分15内。栅电极19b具有按 照条形图案布置的多个部分。使每个大致具有直条形的多个部分基本相互 平行布置。所述栅电极1%的条形图案基本平行于PN柱形区域13的条形 图案。栅电极19b被栅极绝缘膜覆盖。源电极18b和栅电极19b通过层间 绝缘膜(未示出)相互电绝缘。在半导体衬底10的后表面10b—侧将漏极 区20b形成为与PN柱形区域13直接接触。漏极区20b具有N导电类型， 例如，N+导电类型。使漏极区20b与漏电极21电连接。漏电极21是漏极 区20a和漏极区20b之间的公共元件。在元件50a、 50b的漏极电势相同时，能够实现上述具有共用的或公共的漏电极21的构造。在本实施例中，将漏 电极21均匀地设置在半导体衬底10的整个后表面10b上。
作为另一种类型的双-面电极元件50，将N沟道型双-面电极元件50b 配置到半导体衬底10的元件-形成区域12内。所述N沟道型双-面电极元 件50b采用PN柱形区域13的N导电类型半导体部分15作为漂移区。更具 体而言，将N沟道型垂直MOS晶体管元件配置到元件-形成区域12内。
如图1和图2所示，将绝缘沟槽30形成为围绕元件-形成区域11和12 中的每一个。绝缘沟槽30使元件-形成区域11和12相互绝缘并隔离。在 本实施例中，绝缘沟槽30是采用绝缘体(例如，电介质)填充的沟槽。绝 缘沟槽30从正表面10a到后表面10b贯穿半导体衬底10。正表面10a —侧 上的绝缘沟槽30的末端部分与硅的局部氧化(L0C0S)膜31接触。后表面 10b —侧上的绝缘沟槽30的另一端部与漏电极21接触。如上构造的绝缘沟 槽30单独围绕每一元件-形成区域11、 12，并且单个绝缘沟槽30位于元件 -形成区域11和12之间。
根据本实施例的半导体设备100的一个例子，用于双-面电极元件50 (即，50a和50b)的元件-形成区域ll和12分别具有用于所述双-面电极 元件50(即，50a和50b)的漂移区的PN柱形区域13。由于PN柱形区域 13通过上述方式提供了漂移区，因而布置在单个半导体衬底10内的多个双 -面电极元件50a和50b中的每一个可以具有高击穿电压和低通态电阻。
此外，用于各双-面电极元件50a、 50b的元件-形成区域11和12通过 围绕每一元件-形成区域ll、 12的绝缘沟槽30相互绝缘和隔离。由于采取 绝缘隔离沟槽30作为元件隔离区，因而可以使元件隔离区变窄，并且可以 降低元件隔离区的面积，同时保持击穿电压恒定。因此，可以降低半导体 设备100的尺寸。此外，就保持恒定的半导体设备100的尺寸而言，可以 提供一种比采用PN结隔离的情况具有更高的集成度的半导体设备100。此 外，可以提供一种具有高击穿电压的半导体设备100，而其元件隔离区的宽 度或面积则保持不变。这是因为，绝缘沟槽30的势垒大于PN结隔离的势 垒。
在相关技术中，采用PN结隔离作为元件隔离区。瞬态信号的施加可能 导致PN柱形区域内的电荷平衡变得异常，换言之，可能导致在PNPN结构中发生闭锁。由于上述寄生效应的影响，可能在源电极18a或18b周围发 生短路。例如，所述瞬态信号为AC信号的电涌、噪声、干扰部分，例如dv/dt 电涌等。
在本实施例中，另一方面，采用绝缘沟槽30作为元件隔离区。因此， 即使在施加了这样的瞬态信号(例如，电涌)时，因寄生效应而发生短路 的可能性也低于采用PN结隔离作为元件隔离区的情况。因此，根据本实施 例的半导体设备100能够具有在为半导体设备100提供较小的尺寸的同时 限制因瞬态信号而发生短路的构造。所述构造包括多个具有PN柱形区域13 的双-面电极元件50a、 50b。
此外，每一元件-形成区域ll、 12分别具有PN柱形区域13。因此，如 上所述，可以将P沟道型双-面电极元件50a和N沟道型双-面电极元件50b 集成到同一半导体衬底10内。
此外，源电极18a和18b分别是多个双-面电极元件50a、 50b的第一 电极，并且均位于半导体衬底10的正表面10a —侧上。漏电极21是多个 双-面电极元件50a、50b的第二电极，并且位于半导体衬底10的后表面10b 一侧上。因此，在所有的第一电极均位于正表面10a —侧和后表面10b — 侧之一上时，以及在第二电极位于正表面10a —侧和后表面10b —侧中的 另一个之上时，可以简化半导体设备100的构造和制造过程。
具有上述构造的半导体设备100适用于诸如图3所示的电路的同步整 流型开关电路。图3是示出了能够应用根据本实施例的半导体设备的同步 整流型开关电路的一个例子的示意图。图3所示的开关电路(即，降压 (st印-down)电路)包括处于高端上的P沟道MOS晶体管元件和处于低端 上的N沟道M0S晶体管元件。在所述开关电路中，将两元件的漏电极设置 为具有相同的电势。在所述开关电路中，将位于高端和低端上的M0S晶体 管元件集成到半导体设备100的同一半导体衬底10内。更具体而言，采用 上述P沟道型双-面电极元件50a作为位于高端(即，高电势端或直流电源 的正端)上的M0S晶体管。位于高端上的M0S晶体管起着初级开关元件的 作用。采用N沟道型双-面电极元件50b作为位于低端(g卩，低电势端或直 流电流的负端)上的M0S晶体管。位于低端上的M0S晶体管起着用于同步 整流的元件的作用。所述开关电路还包括电感111和平滑电容器112。下面将参考根据本实施例的图4到图7说明半导体设备100的示范性 制造方法。图4是示出了与绝缘沟槽的形成过程和在形成绝缘沟槽之前执 行的过程相关的截面图。图5是示出了双-面电极元件的部分的形成过程的 截面图，所述部分位于半导体衬底的正表面一侧上。图6是示出了半导体 衬底的减薄过程的截面图。图7是示出了半导体衬底的后表面一侧上的双-面电极元件的其它部分的截面图。
制备具有PN柱形区域13的半导体衬底10c (即晶片)。通过应用(例 如)沟槽填充法或多级外延生长法获得半导体衬底10c。例如，在本实施例 中，制备具有诸如N-导电类型的N导电类型的单晶体硅衬底。形成多个沟 槽。之后，采用具有与半导体衬底10c的导电类型相反的导电类型(例如， P导电类型)的外延层填充所述沟槽。由此，如图4所示，形成了PN柱形 区域13，其包括彼此交替相邻布置的P导电类型半导体部分14和N导电类 型半导体部分15。
在形成PN柱形区域13之后，通过(例如)各向异性干法蚀刻从正表 面10a —侧在半导体衬底10c上形成具有预定深度的沟槽，从而使所述沟 槽并未延伸到所述半导体衬底10c的后表面10b，并且使所述绝缘沟槽包围 每一元件-形成区域ll、 12，如图4所示。通过热氧化、化学气相沉积等采 用绝缘体(例如，氧化硅)填充所述沟槽，由此形成绝缘沟槽30a。半导体 衬底10c的正表面10a对应于在对晶片进行划片之后提供的半导体衬底10 的正表面。应当注意，如图4所示，绝缘沟槽30a处于非完全贯穿的状态， 也就是说，绝缘沟槽30a具有处于半导体衬底10c之内的底部，因而并未 完全穿透半导体衬底10c。在本实施例中，绝缘沟槽30a的深度基本等于 PN柱形区域13的深度。由于同一深度的原因，在下述对半导体衬底10c进 行减薄的过程中，变得有可能既暴露绝缘沟槽30a的末端又暴露PN柱形区 域13的末端，二者均位于后表面10b —侧。
之后，如图5所示，在对应的元件-形成区域11、 12内形成处于半导 体衬底10c的正表面10a —侧上的每一双-面电极元件50a、 50b的部分。 更具体而言，在本实施例中，通过已知方法，从半导体衬底10c的正表面 10a—侧形成P沟道型双-面电极元件50a的部分和N沟道型双-面电极元件 10b的部分。待形成的部分包括基极区16a和16b、源极区17a和17b、源电极18a和18b、栅电极19a和19b、配线(line)(未示出)、层间绝缘膜 (未示出)和保护膜(未示出)。
之后，如图6所示，通过这样一种方式将半导体衬底10c减薄，艮卩， 去除半导体衬底10c的后表面部分，直到暴露处于后表面10b —侧上的绝 缘沟槽30a的末端为止。例如，去除半导体衬底10c的后表面部分的方法 为机械抛光(例如，化学机械抛光)或蚀刻。例如，在本实施例中，执行 机械抛光，之后，对抛光面进行湿法蚀刻，以去除由抛光导致的损伤层。 由此，使具有晶片形式的半导体衬底10c的厚度变得几乎等于在晶片划片 之后提供的半导体衬底10的厚度。此外，由于减薄，处于非完全贯穿状态 的绝缘沟槽30a变成了从正表面10a到后表面10b穿透半导体衬底10c的 沟槽，其使元件-形成区域11和12相互绝缘并隔离。此外，使PN柱形区 域13从半导体衬底10c的后表面10b暴露出来。
或者，可以仅通过蚀刻将半导体衬底10c减薄。在这种情况下，由于 蚀刻速度的差异，绝缘沟槽中的绝缘体(例如，氧化硅)从后表面10b突 出。所述绝缘体的突出部分可以呈柱状。在这种情况下，可以通过(例如) 蚀刻之后的HF处理去除呈柱状的绝缘体部分。
在对半导体衬底10c进行减薄之后，通过(例如)离子注入从后表面 10b向半导体衬底10c内注入杂质。由此，如图7所示，分别形成了 P沟道 型和N沟道型双-面电极元件50a、 50b的漏极区20a、 20b。之后，形成公 共漏电极21、配线(未示出)、层间绝缘膜(未示出)、保护膜(未示出) 等。之后，将半导体衬底10c划片成半导体衬底10，并提供半导体设备100。
根据本实施例的上述示范性方法，形成处于非完全贯穿状态的绝缘沟 槽30a，之后在半导体衬底10c的正表面10a —侧形成双-面电极元件50a、 50b的部分。或者，在处于半导体衬底10c的正表面10a—侧上的双-面电 极元件50a、 50b的部分当中，可以首先形成位于半导体衬底10c内的特定 部分。所述特定部分包括基极区16a、 16b和源极区17a、 17b。之后，可以 形成处于正表面10a—侧上的双-面电极元件50a、 50b的其余部分(例如， 源电极18a、 18b)。而且，可以形成将要位于所述半导体衬底的正表面10a 上的元件。将位于正表面10a —侧上的元件包括配线、层间绝缘膜和保护根据第一实施例的上述示范性构造，绝缘沟槽30从正表面10a到后表 面10b贯穿半导体衬底10。此外，所述多个双-面电极元件50a、 50b具有 公共的漏电极21，换言之，多个双-面电极元件50a、 50b提供了单个输出 电路。因而，漏极区20a、 20b具有几乎相同的电势。或者，可以如下构造 具有公共漏电极21的半导体设备。如图8所示，使多个双-面电极元件50a、 50b绝缘并隔离的绝缘沟槽30可以从半导体衬底10的正表面10a延伸至 PN柱形区域13的末端部分，所述末端部分位于后表面10b —侧。在上述备 选情况下，由于可以降低绝缘沟槽30的深度，因而制造变得更加容易。图 8是示出了根据第一实施例的第一修改的半导体设备的截面图。图8对应于 图2。
根据第一实施例的上述示范性构造，将基极区16a、 16b布置为在正表 面10a —侧直接接触PN柱形区域13的末端部分。或者，在如图9所示的 每一元件-形成区域11、 12内，可以分别将具有与沟道相同的导电类型的 缓冲层22a、 22b设置在正表面10a —侧上的PN柱形区域13的端部与基极 区16a、 16b之间。更具体而言，在P沟道型双-面电极元件50a中，可以 将具有P导电类型的缓冲层22a设置在正表面10a —侧上的PN柱形区域13 的端部与基极区16a之间。在N沟道型双-面电极元件50b中，可以将具有 N导电类型的缓冲层22b设置在正表面10a —侧上的PN柱形区域13的端部 与基极区16b之间。此夕卜，缓冲层22a、 22b的杂质浓度可以大于等于P导 电类型半导体部分14的杂质浓度以及N导电类型半导体部分15的杂质浓 度，并且小于等于源极区17a、 17b的杂质浓度。在上述备选构造中，电流 传输路径在源电极18a、 18b与漏电极21之间变大。因此，可以提高电流 转移效率。也就是说，可以降低双-面电极元件50a、 50b的通态电阻。图9 是示出了根据第一实施例的第二变型的半导体设备的截面图，其对应于图 2。
根据本实施例的一个示范性构造，如图10A所示，栅电极19a、 19b的 条形图案基本平行于PN柱形区域13的条形图案。图10A是示出了PN柱形 区域13相对于栅电极19a的布局的图示。上述构造使相对于PN柱的电流 路径最小化，因而可以确保最大电流。或者，每一栅电极19a、 19b的条形 图案可以不平行于PN柱形区域13的条形图案。例如，如图10B所示，每一栅电极19a的条形图案可以基本垂直于PN柱形区域13的条形图案。大 述备选构造不需要栅电极19a、19b相对于PN柱形区域13高度精确地对准。 因而，可以降低半导体设备100的制造成本。图10A是示意性地示出了根 据本实施例的栅电极相对于PN柱形区域的一种示范性布局的图示。图10B 是示意性地示出了根据本实施例的栅电极相对于PN柱形区域的另一种示范 性布局的图示。
根据本实施例的所述示范性构造，将PN柱形区域13构造为，使多个P 导电类型半导体部分14和多个N导电类型半导体部分15沿平行于半导体 衬底的正表面10a的方向按照条形图案交替布置。或者，例如，可以将PN
柱形区域构造为，使每一个具有多边形、圆形等形状的多个N导电类型半 导体部分15在P导电类型半导体部分14中周期性布置。或者，例如，可 以将PN柱形区域构造为，使每一个具有多边形、圆形等形状的多个P导电 类型半导体部分14在N导电类型半导体部分15中周期性布置。本发明人 在JP-A-2007-13003中公开了这样的构造。 (第二实施例)
下面将参考图11到图13说明第二实施例。图11是一截面图，其示出 了正表面一侧上的双-面电极元件的部分的形成过程，并且与在形成所述的 处于正表面一侧上的双-面电极元件部分之前执行的过程相关。图12是示 出了绝缘沟槽的形成过程的截面图。图13是示出了后表面一侧上的双-面 电极元件的部分的形成过程的截面图。
根据第一实施例的一种示范性制造方法，形成处于未完全贯穿状态的 绝缘沟槽。之后，通过去除半导体衬底10c的后表面部分而将半导体衬底 10c减薄，从而使绝缘沟槽30从正表面10a到后表面10b穿透半导体衬底 10c。绝缘沟槽30使元件-形成区域11和12相互绝缘并隔离。在根据本实 施例的方法中，形成处于正表面10a —侧上的双-面电极元件50a、 50b的 部分。而且，在正表面10a上形成绝缘膜(即，正表面侧绝缘膜)。之后， 通过采用所述绝缘膜作为停止器，从后表面10b —侧在半导体衬底10内形 成绝缘沟槽。
例如，可以采用层间绝缘膜(例如，BPSG膜)作为在绝缘沟槽30的形 成过程中起着停止器的作用的绝缘膜。或者，可以采用形成于半导体衬底10的正表面10a的表面部分上的L0C0S或STI氧化物膜作为绝缘膜。在上 述绝缘膜中，L0C0S氧化物膜能够在半导体衬底和L0C0S氧化物膜之间提供 高度的选择性，STI氧化物膜也能够在半导体衬底和STI氧化物膜之间提供 高度的选择性。
在下文中将更为具体地描述根据本实施例的半导体设备100的制造方 法。通过根据本实施例的方法制造的半导体设备100的基本构造与根据第 一实施例的基本相同。如图11所示，制备具有PN柱形区域13的半导体衬 底10c (即，晶片)。在具有PN柱形区域13内的多个P和N导电类型的半 导体部分14、 15的对应的元件-形成区域11、 12内形成处于半导体衬底10c 的正表面10a —侧上的每一双-面电极元件50a、 50b的部分。更具体而言， 从半导体衬底10c的正表面10a —侧形成P沟道型双-面电极元件的部分和 N沟道型双-面电极元件50b的部分。所形成的部分包括基极区16a和16b、 源极区17a和17b、源电极18a和18b、栅电极19a和19b、配线(未示出)、 LOCOS氧化物膜31、层间绝缘膜(未示出)和保护膜(未示出)。
之后，从后表面10b —侧将半导体衬底10c减薄。由此，如图11所示， 还将使PN柱形区域13从半导体衬底10c的后表面10b —侧露出。例如， 通过机械抛光(例如，化学机械抛光)、蚀刻等执行减薄。
之后，如图12所示，通过采用LOCOS氧化物膜31作为停止器，通过 各向异性干法蚀刻从后表面10b —侧在半导体衬底10c上形成沟槽，从而 使所形成的沟槽抵达LOCOS氧化物膜31，并且使所形成的沟槽包围元件-形成区域11、 12。通过采用绝缘体(例如，氧化硅)填充所述沟槽形成绝 缘沟槽30。相应地，使元件-形成区域11和12相互隔离并绝缘。
在形成绝缘沟槽30之后，如图13所示，通过离子注入形成相应的P 沟道和N沟道双-面电极元件50a、 50b的漏极区20a、 20b，所述离子注入 方式为，从后表面10b —侧向半导体衬底10c内注入杂质。之后，形成公 共漏电极21、配线(未示出)、层间绝缘膜(未示出)、保护膜(未示出) 等。之后，将半导体衬底10c划片成半导体衬底10，由此提供半导体设备 100。
根据本实施例的通过上述方式实现的方法能够提供半导体设备ioo。
根据本实施例的一种示范性制造方法，在形成包括L0C0S氧化物膜31和层间绝缘膜32的绝缘膜之后，采用绝缘膜(即，L0C0S氧化物膜31)作 为停止器从后表面10b —侧在半导体衬底10c上形成绝缘沟槽30。因此， 在将绝缘沟槽30形成为贯穿半导体衬底10c并且包围每一元件-形成区域
11、 12时，诸如L0C0S氧化物膜31和层间绝缘膜32的绝缘膜的存在将保 持半导体衬底的区域之间的连接，所连接的区域包括元件-形成区域11和
12。 因而，避免了因形成沟槽而使元件-形成区域ll、 12脱落。 根据本实施例的一种示范性制造方法，在将半导体衬底10c减薄之后，
形成绝缘沟槽30。因此，变得易于在半导体衬底10c内形成沟槽，并且易 于采用绝缘体填充所述沟槽。此外，尽管如上所述，绝缘沟槽30具有处于 沟槽内的绝缘体膜，但是无需执行对沟槽内的绝缘膜和半导体衬底10c共 同存在的表面进行减薄的过程。如果通过CMP执行减薄，那么由于抛光而 带来的应力可能集中在沟槽内的绝缘膜和半导体衬底10c之间的边界上。 因而，能够避免在半导体衬底10c内形成裂纹。此外，如果通过蚀刻执行 了减薄，那么可以避免因沟槽内的绝缘膜和半导体衬底10c之间存在蚀刻 速度的差异而形成台阶。也就是说，将使半导体衬底10c的后表面10b均 匀减薄。
根据本实施例的上述示范性方法，在形成绝缘沟槽30之后，在后表面 10b上形成了双-面电极元件50a、 50b的部分，所述部分包括漏电极21b。 或者，可以形成在处于后表面10b —侧上的双-面电极元件50a、 50b的部 分当中的漏极区20a、 20b，之后可以形成绝缘沟槽30。之后，可以形成公 共漏电极21。
根据本实施例的上述示范性方法，在后表面10b—侧上形成双-面电极 元件50a、 50b的部分之后，执行将半导体衬底10c减薄的过程，以降低半 导体衬底10c的厚度。或者，可以根据半导体衬底10c的厚度不执行对半 导体衬底10c进行减薄的过程。 (第三实施例)
下面将参考图14说明第三实施例。图14是示出了根据本实施例的半 导体设备的截面图。根据本实施例的图14对应于根据第一实施例的图2。
根据第一实施例，多个双-面电极元件50a、 50b的漏电极为公共电极 21。根据本实施例，如图14所示，使P沟道型双-面电极元件50a的漏电极与N沟道型双-面电极元件50b的漏电极21b电隔离或分隔。围绕每一元 件-形成区域11和12的绝缘沟槽30从正表面10a到后表面10b贯穿半导 体衬底10。使P沟道型双-面电极元件50a的源电极18a与N沟道型双-面 电极元件50b的源电极18b电隔离或分隔。也就是说，使得用于P沟道型 双-面电极元件50a的一对电极与用于N沟道型双-面电极元件50b的一对 电极电隔离。
由于上述结构，能够单独驱动或操作双-面电极元件50a、 50b。也就是 说，所述半导体设备具有多信道构造。可以提供各种电路。
根据第一或第二实施例的制造方法能够提供根据本实施例的具有上述 构造的半导体设备100。例如，在从半导体衬底10c的后表面10b形成绝缘 沟槽30时，在形成漏电极21a和21b之后，可以形成绝缘沟槽30。 (第四实施例)
在下文中将参考图15到图17说明第四实施例。图15是示出了根据本 实施例的半导体设备的截面图。图15对应于根据第一实施例的图2。图16 是示出了漏电流(Id)和漏极一源极电压(Vds)之间的关系的曲线图。图 16示出了处于对数尺度上的漏电流(i)。图17A到图17C是每一个都示出 了在击穿情况下半导体设备中的电势分布的图示。图17A示出了根据本实 施例的半导体设备的情况。图17B和图17C分别示出了根据第一和第二对 比实例的半导体设备的情况。除了下述不同之外，根据图17B和图17C所 示的第一和第二对比实例的半导体设备与根据本实施例的半导体设备基本 相同。在图17B所示的第一对比实例中，处于元件-形成区域的两侧的绝缘 沟槽均与源电极(即，第一电极)电连接。在图17C所示的第二对比实例 中在位于元件-形成区域的两侧的沟槽中， 一个与源电极(即，第一电极) 电连接，另一个与漏电极(即，第二电极)电连接。在图17C中，在右手 侧示出了一个，在左手侧示出了另一个。
根据上述实施例，将绝缘沟槽30构造为，采用绝缘体(例如，电介质) 填充所述沟槽。根据本实施例，绝缘沟槽30具有不同的构造。例如，如图 15所示，半导体设备100具有绝缘沟槽30，其被构造为，使沟槽绝缘膜30b 位于绝缘沟槽30的沟槽壁上，并且经由沟槽绝缘膜30b采用导体30c填充 所述沟槽。由于经由沟槽绝缘膜30b采用导体30c填充了沟槽，因而在相邻的元 件形成区11和12之间提供了两个串联的寄生电容器。所述两个寄生电容 器中的每一个具有由沟槽绝缘膜30b提供的电介质。上述具有寄生电容的 结构的总电容小于具有由填充了绝缘体(例如，电介质)的单个绝缘沟槽 提供的单个寄生电容器的结构的总电容。因而，可以使响应电压波动而流 动的位移电流降至最低。此外，当瞬态信号在寄生电容器之间传播时，所 述瞬态信号将因电阻而损耗其能量。因此，根据本实施例的半导体设备能 够有效地降低或限制瞬态信号(例如，电涌)的传播。
此外，根据图15所示的示范性构造，使导体30c与漏电极21电连接， 从而使导体30c和漏电极201具有基本相同的电势。可以将寄生电容内存 储的电荷释放到漏电极21—侧内。因此，可以更有效地限制诸如电涌等的 瞬态信号的传播。在上述示范性构造中，使导体30c与漏电极21电连接。 或者，可以使导体30c与源电极18a、 18b电连接。或者，可以使导体30c 与位于半导体衬底10的正表面10a—侧上的元件电连接。例如，所述元件 是具有预定电势的配线(例如，GND图案)。也就是说，可以借助将导体30c 的电势固定为预定值的构造更为有效地限制诸如电涌等的瞬态信号的传 播。
与位于正表面10a—侧上的元件使得导体30c的电势固定的情况相比， 在如图15所示，使导体30c与漏电极21连接时，所述半导体设备能够具 有简化的构造。这是因为，可以使电极、配线等集中在正表面10a—侧内。
此外，与导体30c的电势基本等于源电极18a、 18b (即，第一电极) 的电势的情况相比，可以提高双-面电极元件50a、 50b的击穿电压。本发 明人已基于数值模拟揭示了上述优点。如图16的实线所示，所述数值模拟 表明，根据本实施例的半导体设备100确保了 189.5V的击穿电压。在半导 体设备100中，使位于元件-形成区域11的两侧的相应绝缘沟槽的导体30c 与漏电极21 (即，第二电极)连接。如图16的虚线所示，数值模拟表明， 根据第一对比实例的半导体设备具有139. 8V的击穿电压。根据第一对比实 例，位于元件-形成区域11的两侧上的相应绝缘沟槽的导体30c与源电极 18 (即，第一电极)连接。如图16中的点划线(dashed-tow dotted line) 所示，数值模拟表明，根据第二对比实例的半导体设备具有140.3V的击穿电压。根据第二对比实例，位于元件形成区11的两侧的绝缘沟槽的导体30c 中的一个与源电极18连接，所述导体30c中的另一个与漏电极21连接。
根据图17B和图17C所示的第一和第二对比实例1和2，等势面围绕绝 缘沟槽30发生弯曲，从而导致了高电势梯度和高电场强度，其中绝缘沟槽 30具有与源电极18连接的导体30c。就本实施例的半导体设备100而言的 电场的强度低于就第一或第二对比实例1或2而言的电场的强度。所述模 拟表明，绝缘沟槽30的导体30c与漏电极21 (即，第二电极)之间的电连 接提高了双-面电极元件50a、 50b的击穿电压。
可以通过第一或第二实施例中所示的方法制造具有上述构造的半导体 设备100。在下文中将参考图18和图19描述从后表面10b在半导体衬底 10c上形成绝缘沟槽30的过程。图18是与位于沟槽的沟槽壁上的绝缘膜的 形成过程，并且与在形成所述绝缘膜之前执行的过程相关的截面图。图18 是示出了采用导体填充沟槽的过程的截面图。
采用与第二实施例中所示的类似的方式形成正表面一侧上的部分，之 后根据需要执行减薄过程。之后，如图18所示，通过(例如)离子注入从 后表面10b —侧将杂质注入到半导体衬底10c内。由此，形成了相应的P 沟道和N沟道型双-面电极元件50a、 50b的漏极区20a、 20b。之后，通过 采用LOCOS氧化物膜31作为停止器，通过各向异性干法蚀刻形成了沟槽 30d，从而使沟槽30d延伸至LOCOS氧化物膜31，并围绕元件-形成区域11、 12。通过热氧化、CVD等在沟槽30d的沟槽壁上形成由(例如)氧化硅制成 的沟槽绝缘膜30b。在上述过程中，并非采用沟槽绝缘膜30b完全填充沟槽 30d，而是沿沟槽30d的中心轴具有空腔，如图18所示。
采用导电构件23填充沟槽30d的空腔，并且将导电构件23沉积到半 导体衬底10c的后表面10b上。通过上述方式形成了具有位于沟槽内的导 电构件23的绝缘沟槽30，并且形成了由导电构件23提供的漏电极21。将 半导体设备100提供为具有相互电连接的导体30c和漏电极21。
根据本实施例的上述示范性过程，在形成漏区20a、 20b之后，形成沟 槽30d和沟槽绝缘膜30b。或者，可以在形成漏极区20a、 20b之前形成沟 槽30d和沟槽绝缘膜30b。
或者，可以按照与第一实施例中所示的方式的类似的方式从正表面10a一侧在半导体衬底10c上形成绝缘沟槽30。在上述备选情况下，可以通过 下述过程形成绝缘沟槽30a:在沟槽30d的沟槽壁上形成沟槽绝缘膜30b， 从而使沟槽30d具有空腔；在所述空腔内沉积电极导电构件23。所形成的 绝缘沟槽30a处于非完全贯穿状态下，并且具有通过沟槽30d内的导电构 件23提供的导体30c。在形成了绝缘沟槽30a之后，对半导体衬底10c进 行减薄，直到暴露导体30c为止。之后，形成处于后表面10b—侧上的双-面电极元件50a、 50b的部分，从而将半导体设备100提供为具有相互电连 接的导体30c和漏电极21。
根据本实施例的上述示范性过程，使绝缘沟槽30的导体30c在半导体 衬底10的后表面10b—侧与漏电极21 (即，第二电极)电连接。或者，如 图20所示，还可以在半导体衬底10的正表面上形成导体30c，并且可以使 导体30c与配线24电连接，其中，所述配线24与源电极18a、 18b电隔离。 在上述情况下，能够通过配线24和导体30c监控漏电极的电势。由于能够 通过(例如)使测试器与配线的焊盘接触而测量漏电极21的电势，因而可 以简化测量装置。图20是示出了根据本实施例的半导体设备的修改实例的 截面图。图20对应于图2。
为了在处于半导体衬底10的正表面10a —侧上的导体30c和配线24 之间提供电连接，可以采用下述制造过程。形成沟槽30d。在沟槽30d的沟 槽壁上形成沟槽绝缘膜30b，使得在沟槽内保留空腔。之后，通过采用配线 24作为停止器，采用各向异性刻蚀(例如离子束蚀刻)去除位于沟槽30d 的底部的沟槽绝缘膜30b和LOCOS氧化物膜31的一部分。沟槽30d的底部 位于正表面10a—侧上。之后，采用导电构件23填充沟槽30d的空腔。
根据图20所示的修改实例，能够通过与半导体衬底10的正表面10a 一侧上的导体30c连接的配线24监控漏电极21的电势。或者，可以使导 体30c通过配线24与其它元件电连接，所述的其它元件是位于半导体衬底 10上的不同于漏电极与目标导体30c电连接的双-面电极元件50a、 50b的 元件。在上述备选构造中，可以改善包括处于同一半导体衬底10内的多个 元件的电路的功能。例如，所述功能是基于漏电极21的电势的反馈控制。 (第五实施例)
下面将参考图21和图22说明第五实施例。图21是示出了根据本实施例的半导体设备的截面图。图21对应于根据第一实施例的图2。图22A和 图22B是示出了根据本实施例的半导体设备的平面图。
根据上述实施例，使单个绝缘沟槽30位于元件-形成区域11和12之 间。在本实施例中，多个绝缘沟槽30位于元件-形成区域11和12之间。 例如，如图22所示，将两个绝缘沟槽30设置在元件-形成区域11和12之 间。将两个绝缘沟槽30中的每一个构造为，采用绝缘体(例如，电介质) 填充沟槽。两绝缘沟槽30之间的区域是位于元件-形成区域11和12之间 的元件间区域33。元件间区域33包括具有多个P导电类型部分和多个N导 电类型部分的PN柱形区域。使元件间区域33与漏电极21电连接。元件间 区域33的电势基本等于漏电极21的电势。
由于在元件-形成区域11和12之间设置了多个绝缘沟槽30，因而在元 件-形成区域11和12之间提供了两个或更多的串联寄生电容器。每一寄生 电容器具有由沟槽内的绝缘体提供的电介质。上述具有两个或更多寄生电
容器的构造的总电容小于具有由填充有绝缘体(例如，电介质)的单个绝 缘沟槽提供的单个寄生电容器的构造的总电容。因而，可以使响应电压波 动而流动的位移电流降至最低。当瞬态信号通过寄生电容器或者在寄生电 容器之间传播时，瞬态信号将因元件间区域33的电阻而损耗能量。因此， 根据本实施例的半导体设备能够有效地降低或限制瞬态信号(例如，电涌) 传播。
如图21所示，由于元件间区域33具有PN柱形区域13，因而在元件间 区域33内提供了采用耗尽层作为电介质的寄生电容器。也就是说，在相邻 的元件-形成区域11和12之间提供的寄生电容器能够具有较小的电容值。 因此，可以更有效地限制诸如电涌等的瞬态信号的传播。或者，元件间区 域33可以包括具有(例如)N导电类型或N+导电类型的半导体区域，而不 是PN柱形区域13。
此外，如图21所示，使元件间区域33与漏电极21电连接。可以将寄 生电容器内存储的电荷释放到漏电极21—侧内。因此，可以更有效地限制 诸如电涌等的瞬态信号的传播。在上述示范性构造中，使元件间区域33与 漏电极21连接。或者，可以使元件间区域33与源电极18a、 18b连接。或 者，可以使元件间区域33与位于半导体衬底10的正表面10a —侧上的元件电连接。例如，所述元件是具有预定电势的配线(例如，GND图案)。也 就是说，在将元件间区域33构造为具有固定至预定值的电势时，可以更为 有效地限制诸如电涌等的瞬态信号的传播。
与位于正表面10a —侧上的元件固定了导体30c的电势的情况相比， 当如图21所示，使元件间区域33与漏电极21连接时，所述半导体设备能 够具有简化的构造。这是因为，电极、配线等集中在半导体衬底10的正表 面10a —侧上。
图22A和图22B示出了相邻元件-形成区域11和12之间的多个绝缘沟 槽的例子。具体而言，在图22A所示的例子中，多个(即，两个)绝缘沟 槽30仅位于元件形成区11和12之间的区域内。单个绝缘沟槽30位于围 绕元件-形成区域11和12的除了元件-形成区域11和12之间的区域的区 域内。在上述构造中，仅在元件-形成区域11和12之间提供了元件间区域 33 (即，夹入区域)。在半导体设备100的尺寸保持恒定时，元件-形成区 域11、 12能够占据大的空间。或者，半导体设备100能够具有更小的尺寸。 在图22B所示的另一示范性构造中，单个绝缘沟槽30包围元件-形成区域 11和12中的每一个，另一单绝缘沟槽30包围元件-形成区域11和12的整 体。在上述构造中，由多个绝缘沟槽30和元件间区域33包围每一元件-形 成区域ll、 12的整个周界。可以限制瞬态信号向外围区域的传播。此外， 多个绝缘沟槽30能够改善击穿电压。
根据本实施例的示范性构造，将位于相邻的元件-形成区域11、 12之 间的多个绝缘沟槽30构造为采用绝缘体(即，电介质)填充每一沟槽。或 者，与根据第四实施例的情况类似，可以将绝缘沟槽30构造为，使绝缘膜 位于沟槽的沟槽壁内，并经由所述绝缘膜采用导体填充所述沟槽。
根据本实施例的一种示范性构造，两个绝缘沟槽30位于相邻的元件-形成区域11和12之间。或者，绝缘沟槽30的数量可以超过两个。或者， 与元件-形成区域11相关的绝缘沟槽的数量可以不同于与元件-形成区域12 相关的绝缘沟槽的数量。例如，如图23所示，采用三个绝缘沟槽30包围 元件-形成区域11，而元件-形成区域12则主要由两个绝缘沟槽30包围。 有三个绝缘沟槽30位于相邻的元件-形成区域11和12之间。根据上述构 造，能够将具有不同的击穿电压的双-面电极元件50a、 50b集成到单个半导体衬底10内。图23是示出了根据本实施例的半导体设备的修改实例的 平面图。
(修改实施例)
能够通过各种方式修改上述实施例。下面将说明修改实施例的例子。
根据上述实施例，半导体衬底10、 10c由硅制成。或者，半导体衬底 10、 10c可以由诸如碳化硅(SiC)的其它半导体材料构成。
根据上述实施例，采用垂直型M0S晶体管元件作为利用PN柱形区域13 作为漂移区的双-面电极元件50 (50a、 50b)的例子。或者，可以采用另一 有源元件作为双-面电极元件50 (50a、 50b)。例如，所述另一有源元件是 绝缘栅双极晶体管(IGBT)。或者，除了双-面电极元件50 (50a、 50b)之 外，可以将其它元件布置到同一半导体衬底10内。例如，所述其它元件为 二极管、电阻等，将其中的每一个构造为，使所述其它元件的一对电极分 别位于正表面10a —侧和后表面10b —侧上，并且电流在所述一对电极之 间流动。在上述情况下，可以将所述元件(例如，二极管)构造为具有或 没有PN柱形区域13。
根据上述实施例，双-面电极元件50a、 50b的栅电极19a、 1%具有沟 槽结构。或者，双-面电极元件50a、 50b的栅电极可以具有平面结构或凹 陷结构。
根据上述实施例，半导体设备100包括两个双-面电极元件50，每一双 -面电极元件50采用PN柱形区域13作为漂移区。或者，半导体设备100 可以包括多个双-面电极元件50,例如，半导体设备100可以包括两个以上 的双-面电极元件50。
根据上述实施例，通过P沟道型双-面电极元件50a和N沟道型双-面 电极元件50b提供了所述多个(即，两个)双-面电极元件50。或者，所述 多个双-面电极元件50可以是多个P沟道型双-面电极元件50a，也可以是 多个N沟道型双-面电极元件50b。例如，如图24所示，半导体设备100包 括两个N沟道型双-面电极元件50b (即，N沟道型垂直MOS晶体管元件) 作为多个双-面电极元件50。图24是示出了根据修改实施例的半导体设备 的截面图。图24所示的半导体设备100的漏电极21b相互隔离并隔开。或 者，可以将漏电极21b集成到公共电极内。或者，半导体设备100可以包括多个P沟道型双-面电极元件50a和多个双-面电极元件50b。
根据上述实施例，半导体设备包括多个双-面电极元件50作为布置在 半导体衬底10内的元件。所述半导体设备还可以包括单面电极元件，其位 于与用于双-面电极元件50的元件-形成区域不同的区域内。所述单面电极 元件具有一对电极，两电极均位于半导体衬底10的正表面10a—侧或后表 面10b—侧上。在所述单面电极元件中，电流在所述的一对电极之间流动。 例如，如图25所示，半导体设备100包括上述多个双-面电极元件50 (50a， 50b)，还包括单面电极元件51 (51a， 51b)。每一单面电极元件51 (51a， 51b)的源电极和漏电极位于半导体衬底10的正表面10a—侧上。图25所 示的半导体设备100具有用于相应的单面电极元件51 (51a， 51b)的元件-形成区域27， 28。单面电极元件51a是作为P沟道型单面电极元件的横向 型MOS晶体管元件。单面电极元件51b是作为N沟道型单面电极元件的横 向型MOS晶体管元件。在这样的构造中，将双-面电极元件50和单面电极 元件集成到单个半导体衬底10内。可以提供具有集成控制电路或集成保护 电路的半导体设备(即，混合IC或复合IC)。此外，如图25所示，多个(例 如，两个)绝缘沟槽30位于双-面电极元件50和单面电极元件51分别所 处的相邻的元件-形成区域12、 27之间。由于用于功率应用的双-面电极元 件50和单面电极元件51之间的电势差可能是大电势差，因而可以优选使 多个绝缘沟槽30位于元件-形成区域12和27之间。所述多个绝缘沟槽能 够划分电压或电势差。图25是示出了根据修改实施例的半导体设备的截面 图。所述单面电极元件51可以是橫向型M0S晶体管。或者，所述单面电极 元件51可以是双极晶体管元件、互补MOS晶体管元件、二极管、电容器、 电阻、布线等。
或者，如图26所示，半导体设备100还包括分别处于元件-形成区域 11、 12内的高浓度区域29a、 2%。每一高浓度区域29a、 29b沿PN柱形区 域13的层压方向处于PN柱形区域13的末端。高浓度区域29a位于P沟道 型双-面电极元件50a的PN柱形区域上，并且位于与绝缘沟槽30接触的并 且作为P沟道型双-面电极元件50a的PN柱形区域的端部的P导电类型半 导体部分14上。高浓度区域29a位于正表面10a —侧上，并且恰好位于L0C0S 氧化物膜31之下。高浓度区域29a是具有P导电类型，例如P+导电类型的杂质区。将高浓度区域29a形成为沿绝缘沟槽30包围元件-形成区域11。 高浓度区域29b位于P沟道型双-面电极元件50b的PN柱形区域上，并且 位于与绝缘沟槽30接触的并且作为N沟道型双-面电极元件50b的PN柱形 区域的端部的N导电类型半导体部分15上。高浓度区域29b位于正表面10a 一侧上，并且恰好位于LOCOS氧化物膜31之下。高浓度区域29a是具有N 导电类型，例如N+导电类型的杂质区。将高浓度区域29b形成为沿绝缘沟 槽30包围元件-形成区域12。每一高浓度区域29a、 29b具有接触构件(未 示出)，并且通过所述接触构件与专用电极电连接。图26是示出了根据修 改实施例的半导体设备的截面图。
根据上述实施例，相应的双-面电极元件50a、 50b的源电极18a、 18b (即，第一电极)二者均位于半导体衬底10的正表面10a—侧上。用于各 个双-面电极元件50a、 50b的公共电极21 (21a， 21b)或作为第二电极的 漏电极均位于半导体衬底10的后表面10b—侧上。或者，源电极18a、 18b 之一可以位于半导体衬底10的正表面10a —侧上，而源电极18a、 18b中 的另一个可以位于后表面10b—侧上。此外，漏电极21a、 21b之一可以位 于半导体衬底10的正表面10a —侧上，漏电极21a、 21b中的另一个可以 位于后表面10b —侧上。
根据上述实施例，将绝缘沟槽30构造为，采用绝缘体填充所述沟槽， 或者采用导体30c填充所述沟槽，从而使之位于沟槽绝缘膜30b之内。或 者，可以将绝缘沟槽30构造为，使所述沟槽的内部是中空的，或者充有空 气。当多个绝缘沟槽30位于半导体衬底10内时， 一个绝缘沟槽30可以具 有上述三种结构之一，而其它绝缘沟槽30可以具有上述三种结构中的其它 结构。位于同一半导体衬底10内的多个绝缘沟槽30可以具有不同的结构。
根据上述实施例，漏极区20a、 20b相对于半导体衬底10的厚度方向 位于PN柱形区域13和漏电极21之间。或者，漏极区20a、 20b可以包括 缓冲区。缓冲区位于漏极区20a、 20b之间，PN柱形区域(例如，P导电类 型半导体部分14)具有与漏极区20a、 20b相同的导电类型，并且具有比漏 极区20a、 20b低的杂质浓度。
根据所述示范性实施例的第一方面，提供了一种半导体设备。所述半 导体设备包括具有彼此相对的第一表面10a和第二表面10b、并且具有多个元件-形成区域11、 12、 27的半导体衬底10。所述半导体设备还包括围绕 所述多个元件-形成区域ll、 12、 27、 28中的每一个并且使所述多个元件-形成区域ll、 12、 27、 28相互绝缘和隔离的绝缘沟槽30。所述半导体设备 还包括分别位于多个元件-形成区域ll、 12、 27、 28内的多个元件50、 50a、 50b、 51、 51a、 51b。所述多个元件50、 50a、 50b、 51、 51a、 51b至少包 括两个双-面电极元件50、 50a、 50b。每一双-面电极元件50、 50a、 50b包 括位于半导体衬底10的第一表面10a和第二表面10b之一上的第一电极 18a、 18b。每一双-面电极元件50、 50a、 50b还包括位于半导体衬底10的 第一表面10a和第二表面10b中的另一者上的第二电极21、 21a、 21b。将 每一双-面电极元件50、 50a、 50b构造为，使电流在第一电极18a、 18b和 第二电极21、 21a、 21b之间流动。每一双-面电极元件50、 50a、 50b还包 括PN柱形区域13，其位于半导体衬底10内，并且包括多个P导电类型半 导体部分14和多个N导电类型半导体部分15。所述多个P导电类型半导体 部分14和所述多个N导电类型半导体部分15沿垂直于半导体衬底10的厚 度方向的方向相邻并交替布置。每一双-面电极元件50、 50a、 50b还包括 由PN柱形区域13的多个P导电类型半导体部分14和多个N导电类型半导 体部分15之一提供的漂移区。
根据所述半导体设备，用于双-面电极元件50、 50a、 50b的元件-形成 区域11和12中的每一个包括处于半导体衬底10内的PN柱形区域13。此 外，通过PN柱形区域13提供每一双-面电极元件50、 50a、 50b的漂移区。 因此，布置在同一半导体衬底10内的多个双-面电极元件50、 50a、 50b中 的每一个能够具有高击穿电压和低通带电阻。
此外，绝缘沟槽30包围多个双-面电极元件50、 50a、 50b中的每一个。 每一个具有PN柱形区域13的多个双-面电极元件50、 50a、 50b通过绝缘 沟槽30相互隔离并绝缘。因此，在击穿电压相同的情况下，与通过PN结 间隔提供元件隔离区的情况相比，所述半导体设备能够具有宽度更小或面 积更小的元件隔离区。因此，可以提供尺寸更小的半导体设备。或者，在 尺寸相同的情况下，可以提供集成度更高的半导体设备。此外，可以降低 制造成本。在元件隔离区具有相同的尺寸或相同的面积的情况下，与通过 PN结间隔提供元件隔离区的情况相比，还可以提供具有更高的击穿电压的半导体设备。
此外，由于采用绝缘沟槽30作为元件隔离区，因而，如果施加了瞬态 信号，那么可以更有效地限制或减少由寄生效应引起的短路的发生。所述 瞬态信号可能是电涌(例如，dv/dt电涌)或者AC信号的多余部分。
通过上述方式，可以提供一种包括每一个都具有PN柱形区域13的双-面电极元件50、 50a、 50b的半导体设备，所述半导体设备能够具有更小的 尺寸，并且能够限制由瞬态信号引起的短路的发生。
所述双-面电极元件50、 50a、 50b可以是有源元件，其具有一对分别 位于半导体衬底10的第一和第二表面10a、 10b之一上的电极(即，第一 电极18a、 18b和第二电极21、 2la、 21b)，并且具有由PN柱形区域13提 供的漂移区，此外其还被构造为使电流在所述的第一和第二电极18a、 18b、 21、 21a、 21b之间流动。这样的双-面电极元件50、 50a、 50b可以是垂直 型晶体管元件。更具体而言，双-面电极元件50、 50a、 50b可以是垂直型 MOS晶体管元件。或者，具有分别位于半导体衬底10的第一和第二表面10a 和10b之一上的第一电极18a、 18b和第二电极21、 21a、 21b的双-面电极 元件50、 50a、 50b可以是二极管或电阻器。所述二极管或电阻器可以包括 PN柱形区域13。
可以将所述半导体设备构造为至少两个双-面电极元件50、 50a、 50b 包括至少两个P沟道型双-面电极元件50、 50a和至少两个N沟道型双-面 电极元件50、 50b之一；由PN柱形区域13的多个P导电类型半导体部分 14提供每一P沟道型双-面电极元件50、 50a的漂移区；由PN柱形区域13 的多个N导电类型半导体部分15提供每一 N沟道型双-面电极元件50、 50b 的漂移区。
根据上述构造，将能够建立具有相同的导电类型的沟道的多个双-面电 极元件50、 50a、 50b集成到了半导体衬底10内。在这样的构造中，可以 只集成多个N沟道型双-面电极元件50、 50b，也可以只集成多个P沟道型 双-面电极元件50、 50a。或者，可以将多个N沟道型双-面电极元件50、 50b和多个P沟道型双-面电极元件50、 50a集成到同一半导体衬底10内。
可以将所述半导体设备构造为至少两个双-面电极元件50、 50a、 50b 包括至少一个P沟道型双-面电极元件50、 50a和至少一个N沟道型双-面电极元件50、 50b;由所述多个P导电类型半导体部分14提供P沟道型双-面电极元件50、 50a的漂移区；由PN柱形区域13的多个N导电类型半导 体部分15提供N沟道型双-面电极元件50、 50b的漂移区。
根据上述构造，如上所述，用于双-面电极元件50、 50a、 50b的每一 元件-形成区域11、 12具有多个P导电类型半导体部分14和N导电类型半 导体部分15。因此，能够将N沟道型双-面电极元件50、 50b和P沟道型双 -面电极元件50、 50a集成到同一半导体衬底10内。
可以将所述半导体设备构造为每一双-面电极元件50、 50a、 50b具 有沟道区16a、 16b;沟道区16a、 16b位于半导体衬底10内；沟道区16a、 16b位于半导体衬底10的PN柱形区域13和第一表面10a之间；每一双-面电极元件50、 50a、 50b的沟道区16a、 16b的导电类型与双-面电极元件 50、 50a、 50b的漂移区的导电类型相反每一双-面电极元件50、 50a、 50b 的第一电极18a、 18b、 18a、 18b和第二电极21、 21a、 21b分别位于半导 体衬底10的第一表面10a和第二表面10b上。根据上述构造，可以简化半 导体设备的构造，并且可以简化制造过程。
可以将所述半导体设备构造为，使至少两个双-面电极元件50、 50a、 50b的相应的第二电极21、 21a、 21b集成到公共电极21内，从而使至少两 个双-面电极元件50、 50a、 50b的相应的第二电极21、 21a、 21b具有相同 的电势。
或者，可以将所述半导体设备构造为至少两个双-面电极元件50、50a、 50b之一的第一电极18a、 18b与所述至少两个双-面电极元件50、 50a、 50b 中的另一个的第一电极18a、 18b电隔离；所述至少两个双-面电极元件50、 50a、 50b之一的第二电极21a、 21b与所述至少两个双-面电极元件50、 50a、 50b中的另一个的第二电极21a、 21b电隔离。根据上述构造，可以从另一 提供了多沟道构造的多个双-面电极元件50、 50a、 50b单独或独立地驱动 所述多个双-面电极元件50、 50a、 50b中的至少一个。因此，可以提供各 种电路。
可以将所述半导体设备构造为，使绝缘沟槽30从第一表面10a到第二 表面10b贯穿半导体衬底10。根据上述构造，可以使多个双-面电极元件 50、 50a、 50b相互隔离并绝缘，而不考虑提供公共电极21。在将第二电极21、 21a、 21b集成到公共电极21内时，可以将所述半 导体设备构造为使共用公共电极21的至少两个双-面电极元件50、 50a、 50b通过绝缘沟槽30相互绝缘并隔离；所述绝缘沟槽30从半导体衬底10 的第一表面10a延伸到PN柱形区域13的末端，所述末端位于半导体衬底 10的第二表面10b —侧上。根据上述构造，由于可以使绝缘沟槽30的深度 变浅，因而制造变得容易。
可以将所述半导体设备构造为使所述多个元件50、 50a、 50b、 51、 51a、 51b还包括至少一个单面电极元件51、 51a、 51b;每一单面电极元件 51、 51a、 51b具有作为第三电极25和第四电极26的一对电极25、 26;第 三电极25和第四电极26 二者均位于半导体衬底10的第一表面10a和第二 表面10b之一上。根据上述构造，由于双-面电极元件50、 50a、 50b和单 面电极元件51、 51a、 51b集成到了同一半导体衬底10内，因而可以提供 一种起着包括集成控制电路和集成保护电流的混合IC或复合IC的作用的 半导体设备。所述双-面电极元件50、 50a、 50b可以是双极晶体管元件、 横向型M0S晶体管元件、互补MOS晶体管元件、二极管、电容器、电阻器 等。
可以将所述半导体设备构造为使所述绝缘沟槽30具有沟槽壁；使所 述绝缘沟槽30具有填充沟槽壁的绝缘体和位于沟槽壁内的空腔之一。
可以将所述半导体设备构造为使绝缘沟槽30具有沟槽壁、位于沟槽 壁上的沟槽绝缘膜30b和导体30c;并且采用位于沟槽绝缘膜30b之内的导 体30c填充所述绝缘沟槽30。根据上述构造，由于每一个利用沟槽绝缘膜 30b作为电介质的多个(例如，两个)寄生电容器串联于相邻元件之间，因 而，所述多个寄生电容器的电容值或总电容值大于就一个寄生电容器而言 的电容值。因此，可以降低响应电压波动而流动的位移电流。此外，当瞬 态信号在寄生电容器之间传播时，所述瞬态信号将因电阻而损耗其能量。 因此，可以有效地降低或限制瞬态信号(例如，电涌)的传播。
可以将所述半导体设备构造为，将导体30c的电位固定为预定值。根 据上述构造，可以将存储在寄生电容器内的电荷释放到电势基本等于导体 30c的电势的构件内。因此，可以更有效地限制诸如电涌等的瞬态信号的传 播。可以将所述半导体设备构造为，使导体30c与第二电极21、 21a、 21b 电连接，从而使导体30c的电势基本等于第二电极21、 21a、 21b的电势。 根据上述构造，与(例如)将导体30c和第一电极18a、 18b构造为具有基 本相同的电势的情况相比，可以提高双-面电极元件50、 50a、 50b的击穿 电压，如本发明人所执行的上述模拟中所示。此外，由于元件的电极、配 线等可以集中在半导体衬底10的第一表面10a—侧上，与采用第一表面10a 一侧相比，半导体衬底10的第二表面10b —侧的使用简化了使导体30c具 有指定电势的构造。
所述半导体设备还可以包括位于半导体衬底10的第一表面10a上的配 线元件24。配线元件24可以与导体30c电连接，因而能够通过配线元件 24和导体30c监控第二电极21、 21a、 21b的电势。根据上述构造，能够在 半导体衬底10的第一表面10a —侧上执行对第二电极21、 21a、 21b的电 势的测量。
或者，所述半导体设备还可以包括位于半导体衬底10的第一表面10a 一侧上并且与导体30c电连接的配线元件24，其中所述多个元件50、 50a、 50b、 51、 51a、 51b包括按照与所述至少两个双-面电极元件50、 50a、 50b 不同的方式提供的第一元件；并且导体30c通过配线元件24与所述第一元 件电连接。根据上述构造，可以改进包括位于半导体衬底10内的多个元件 50、 50a、 50b、 51、 51a、 51b的电路的功能。例如，所述功能是基于第二 电极21、 21a、 21b的电势的反馈控制。
可以将所述半导体设备构造为绝缘沟槽30为第一绝缘沟槽30;所述 半导体设备还包括第二绝缘沟槽30;所述第二绝缘沟槽30的一部分和所述 第一绝缘沟槽30的一部分位于相邻的元件-形成区域11、 12、 27、 28之间； 所述第二绝缘沟槽30的所述部分和所述第一绝缘沟槽30的所述部分限定 了位于其间的元件间区域33;所述元件间区域33位于相邻的元件-形成区 域ll、 12、 27、 28之间。根据上述构造，由于每一个都利用沟槽绝缘膜30b 作为电介质的至少两个寄生电容器串联于相邻元件之间，因而，所述多个 寄生电容器的电容值或总电容值大于就一个寄生电容器而言的电容值。因 此，可以降低响应电压波动而流动的位移电流。此外，当瞬态信号在寄生 电容器之间传播时，所述瞬态信号将因电阻而损耗其能量。因此，可以有效地降低或限制瞬态信号(例如，电涌)的传播。
可以将所述半导体设备构造为，使元件间区域33包括具有上述构造的 PN柱形区域13。根据上述构造，在元件之间提供了利用耗尽层作为电介质 的寄生电容器。因此，可以更有效地降低或限制瞬态信号(例如，电涌) 的传播。
可以将所述半导体设备构造为，将元件间区域33的电势固定为预定值。 根据上述构造，可以将存储在寄生电容器内的电荷释放到电势基本等于元 件间区域33的电势的构件内。因此，可以更有效地限制诸如电涌等的瞬态 信号的传播。
可以将所述半导体设备构造为，使元件间区域33与第二电极21、 21a、 21b电连接。也就是说，元件间区域33的电势基本等于第二电极21、 21a、 21b的电势。由于元件的电极、配线等可用集中在半导体衬底10的第一表 面10a —侧上，因而与采用第一表面10a —侧的情况相比，半导体衬底10 的第二表面10b —侧的使用简化了使元件间区域具有指定电势的构造。
可以将所述半导体设备构造为具有上述构造的绝缘沟槽30为第一绝 缘沟槽30;所述半导体设备还包括第二绝缘沟槽30;所述第一绝缘沟槽30 和第二绝缘沟槽30中的每一个包围多个元件-形成区域ll、 12、 27、 28中 的至少一个。根据上述构造，可以既通过元件之间的区域33又通过外围区 域而更为有效地限制瞬态信号(例如，电涌)的传播。
根据所述示范性实施例的第二方面，提供了一种用于制造半导体设备 的方法。所述方法包括制备具有彼此相对的第一表面10a和第二表面10b 的半导体衬底10c。所述半导体设备10c包括具有多个P导电类型半导体部 分14和多个N导电类型半导体部分15的PN柱形区域13。所述多个P导龟 类型半导体部分14和多个N导电类型半导体部分15沿垂直于所述半导体 衬底10c的厚度方向的方向彼此交替相邻布置。所述方法还包括从半导体 衬底10c的第一表面10a —侧在半导体衬底10c上形成绝缘沟槽30a，从而 使绝缘沟槽30a具有位于第一表面10a —侧上的开口端和位于半导体衬底 10c内的底部。绝缘沟槽30a限定了多个元件-形成区域ll、 12。绝缘沟槽 30a使所述多个元件-形成区域11、 12相互隔离并绝缘。将所述绝缘沟槽 30a形成为，使每一元件-形成区域具有多个P导电类型半导体部分14和多个n导电类型半导体部分15。所述方法还包括在半导体衬底10c的每一元 件-形成区域ll、 12的第一表面10a—侧上形成双-面电极元件50、 50a、 50b的部分。所述双-面电极元件50、 50a、 50b的部分包括第一电极18a、 18b。所述方法还包括在形成绝缘沟槽30a之后并且在第一表面10a—侧 上形成双-面电极元件50、 50a、 50b的部分之后，通过去除半导体衬底10c 的第二表面10b部分而将半导体衬底10c减薄，从而使绝缘沟槽30a从半 导体衬底10c的第二表面10b —侧露出。所述方法还包括在对半导体衬 底10c进行减薄之后，在每一元件-形成区域11、 12的第二表面10b —侧 上形成双-面电极元件50、 50a、 50b的其它部分。所述其它部分包括与所 述第一电极18a、 18b相反的第二电极21、 21a、 21b。将所述双-面电极元 件50、 50a、 50b形成为，使电流在第一电极18a、 18b和第二电极2K 21a、 21b之间流动。
根据上述方法，例如，能够通过下述过程制造上述半导体设备从半 导体衬底10、 10c的第一表面10a —侧形成处于非完全贯穿状态的绝缘沟 槽30、 30c;从第二表面10b—侧对半导体衬底10、 10c进行减薄，从而使 绝缘沟槽30、 30a完全贯穿半导体衬底10、 10c。通过上述方法制造的半导 体设备的优点基本上与上文所述的半导体设备的优点类似。
可以将上述方法设计为绝缘沟槽30a的形成包括(i )在绝缘沟槽30a 的沟槽壁上形成沟槽绝缘膜30b，从而在沟槽壁内留下空腔，以及(ii)在 所述空腔内沉积导体材料，从而在沟槽绝缘膜30b内采用导体30c填充绝 缘沟槽30a，其中，所述导体30c由导电材料构成；对半导体衬底10c进行 减薄，直到暴露导体30c为止；在第二表面10b—侧上形成双-面电极元件 50、 50a、 50b的其它部分包括使导体30c与第二电极21、 21a、 21b电连接。 根据上述方法，可以提供一种具有导体30c的半导体设备，所述导体30c 位于绝缘沟槽30、 30a的沟槽壁内，并且具有基本上等于第二电极21、 21a、 21b的电势的电势。
根据所述示范性实施例的第三方面，提供了一种用于制造半导体设备 的方法。所述方法包括制备具有彼此相对的第一表面10a和第二表面10b 的半导体衬底10c。所述半导体衬底10c还包括具有多个P导电类型半导体 部分14和多个N导电类型半导体部分15的PN柱形区域13。所述多个P导电类型半导体部分14和多个N导电类型半导体部分15沿垂直于所述半导 体衬底10c的厚度方向的方向彼此交替相邻布置。半导体衬底10c具有多 个元件-形成区域11、 12。所述方法还包括在半导体衬底10c的每一元件-形成区域ll、 12的第一表面10a—侧上形成双-面电极元件50、 50a、 50b 的部分。所述双-面电极元件50、 50a、 50b的部分包括第一电极18a、 18b。 所述方法还包括在所述半导体衬底10c的第一表面10a —侧上形成第一表 面10a—侧的绝缘膜31。所述方法还包括在第一表面10a—侧上形成双-面电极元件50、 50a、 50b的部分之后，并且在形成了第一表面10a—侧的 绝缘膜31之后，从半导体衬底10c的第二表面10b —侧形成绝缘沟槽30a， 从而使绝缘沟槽30a抵达第一表面10a —侧的绝缘膜31。绝缘沟槽30a使 所述多个元件-形成区域11、 12相互隔离并绝缘。所述绝缘沟槽30a包围 所述多个元件-形成区域ll、 12中的每一个。将所述绝缘沟槽30a形成为， 使每一元件-形成区域11、 12包括多个P导电类型半导体部分14和多个N 导电类型半导体部分15。所述方法还包括在第一表面10a—侧上形成了 双-面电极元件50、 50a、 50b的部分之后，在半导体衬底10c的每一元件-形成区域11、 12的第二表面10b —侧上形成双-面电极元件50、 50a、 50b 的其它部分。所述其它部分包括与所述第一电极18a、 18b相反的第二电极 21、 21a、 21b。将所述双-面电极元件50、 50a、 50b形成为，使电流在第 一电极18a、 18b和第二电极21、 21a、 21b之间流动。
根据上述方法，可以通过(例如)下述过程制造上述半导体设备除 了在半导体衬底10、 10c的第一表面10a上形成第一表面10a —侧的绝缘 膜31之外，在半导体衬底10、 10c的第一表面10a—侧上形成所述部分； 采用第一表面10a—侧的绝缘膜31作为停止器，从半导体衬底10、 10c的 第二表面10b —侧形成绝缘沟槽30、 30c。通过上述方法制造的半导体设备 的优点基本上与上述半导体设备的优点类似。
在采用上述方法时，如果形成了包围每一元件-形成区域11、 12的贯 穿半导体衬底10、 10c的沟槽壁，那么通过形成于半导体衬底10、 10c的 第一表面10a上的第一表面10a —侧的绝缘膜31使包括所述多个元件-形 成区域ll、 12的区域相互连接。因此，可以避免元件-形成区域ll、 12脱 落。所述方法可以还包括在第一表面10a —侧上形成双-面电极元件50、 50a、 50b的部分之后，在形成绝缘沟槽30a以及在第二表面10b —侧上形 成双-面电极元件50、 50a、 50b的部分之前，通过去除半导体衬底10c的 第二表面10b部分而将半导体衬底10c减薄。
根据上述方法，可以容易地执行绝缘沟槽30、 30a的形成，更具体而 言，可以容易地执行沟槽壁的形成，或者容易地执行沟槽绝缘膜30b和导 体30c在沟槽壁内的形成。此外，在绝缘沟槽30、 30a具有处于沟槽内的 绝缘体膜的情况下，没有必要执行将沟槽内的绝缘膜和半导体衬底10c共 存的表面减薄的过程。因此，如果通过CMP执行减薄，那么由于抛光而带 来的应力可能集中在沟槽绝缘膜30b和半导体衬底10、 10c之间的边界上。 因而，能够避免在半导体衬底10、 10c内形成裂纹。此外，如果通过蚀刻 执行减薄，那么可以避免因沟槽绝缘膜30b和半导体衬底10、 10c之间存 在蚀刻速度的差异而形成台阶。也就是说，能够对半导体衬底10、 10c的 第二表面10b均匀地减薄。
可以将上述方法设计为绝缘沟槽30a的形成包括(i)在绝缘沟槽30a 的沟槽壁上形成沟槽绝缘膜30b，从而使绝缘沟槽30a具有处于沟槽壁内的 空腔，之后(ii)在所述空腔内沉积导电材料，从而经由沟槽绝缘膜30b 采用导体30c填充绝缘沟槽30a，其中，所述导体30c由导电材料构成；在 第二表面10b —侧上形成双-面电极元件50、 50a、 50b的部分包括在半导 体衬底10c的第二表面10b上沉积导电材料，以形成由导电材料构成的第 二电极21、 21a、 21b。根据上述方法，可以提供一种具有绝缘沟槽30、 30a 的半导体设备，所述绝缘沟槽30、 30a具有与第二电极21、 21a、 21b的电 势基本相等的电势。
尽管上文已经参考其各实施例描述了本发明，但是应当理解，本发明 不限于上述实施例和构造。本发明旨在覆盖各种修改和等效方案。此外， 尽管设想了上述各种组合和构造来体现本发明，但是也可以设想其它包括 更多、更少的元件或者只包括单个元件的组合和构造，这些也落在实施例 的范围内。
权利要求
1、一种半导体设备，包括半导体衬底(10)，其具有彼此相对的第一表面(10a)和第二表面(10b)，并且还具有多个元件-形成区域(11，12，27，28)；绝缘沟槽(30)，其包围所述多个元件-形成区域(11，12，27，28)中的每者，并且使所述多个元件-形成区域(11，12，27，28)相互绝缘并隔离；以及分别位于所述多个元件-形成区域(11，12，27，28)内的多个元件(50，50a，50b，51，51a，51b)，其中，所述多个元件(50，50a，50b，51，51a，51b)包括至少两个双-面电极元件(50，50a，50b)，其中，每一双-面电极元件(50，50a，50b)包括第一电极(18a，18b)，其位于所述半导体衬底(10)的第一表面(10a)和第二表面(10b)之一上；第二电极(21，21a，21b)，其位于所述半导体衬底(10)的所述第一表面(10a)和所述第二表面(10b)中的另一个上，其中，将所述双-面电极元件(50，50a，50b)构造成使得电流在所述第一电极(18a，18b)与所述第二电极(21，21a，21b)之间流动；PN柱形区域(13)，其位于所述半导体衬底(10)内，并且包括多个P导电类型半导体部分(14)和多个N导电类型半导体部分(15)，其中，所述多个P导电类型半导体部分(14)和所述多个N导电类型半导体部分(15)沿垂直于所述半导体衬底(10)的厚度方向的方向交替相邻布置；以及漂移区，其由所述PN柱形区域(13)的所述多个P导电类型半导体部分(14)和所述多个N导电类型半导体部分(15)之一提供。
2、 根据权利要求1所述的半导体设备，其中，每一双-面电极元件(50， 50a， 50b)是垂直型M0S晶体管元件(50， 50a， 50b)。
3、 根据权利要求l所述的半导体设备，其中所述至少两个双-面电极元件(50， 50a， 50b)是至少两个P沟道型双 -面电极元件(50， 50a)和至少两个N沟道型双-面电极元件(50， 50b) 之一，所述至少两个P沟道型双-面电极元件(50， 50a)中的每一个利用 所述多个P导电类型半导体部分(14)作为所述漂移区，所述至少两个N 沟道型双-面电极元件(50， 50b)中的每一个利用所述多个N导电类型半 导体部分(15)作为所述漂移区。
4、 根据权利要求l所述的半导体设备，其中所述至少两个双-面电极元件(50， 50a， 50b)包括至少一个P沟道型 双-面电极元件(50， 50a)和至少一个N沟道型双-面电极元件(50， 50b);所述至少一个P沟道型双-面电极元件(50， 50a)利用所述多个P导 电类型半导体部分(14)作为所述漂移区；并且所述至少一个N沟道型双-面电极元件(50， 50b)利用所述多个N导 电类型半导体部分(15)作为所述漂移区。
5、 根据权利要求1所述的半导体设备，其中 每一双-面电极元件(50， 50a， 50b)具有沟道区(16a， 16b); 所述沟道区(16a， 16b)位于所述半导体衬底(10)内，并且位于所述PN柱形区域(13)与所述半导体衬底(10)的所述第一表面(10a)之 间；每一双-面电极元件(50， 50a， 50b)的所述沟道区(16a， 16b)的导 电类型与所述双-面电极元件(50， 50a， 50b)的所述漂移区的导电类型相 反；并且每一双-面电极元件(50， 50a， 50b)的所述第一电极(18a， 18b)和 所述第二电极(21， 21a， 21b)分别位于所述半导体衬底(10)的所述第 一表面(10a)和所述第二表面(10b)上。
6、 根据权利要求5所述的半导体设备，其中将所述至少两个双-面电极元件(50， 50a， 50b)的相应的第二电极(21，21a， 21b)集成到公共电极(21)内。
7、 根据权利要求5所述的半导体设备，其中所述双-面电极元件(50， 50a， 50b)中的一个的所述第一电极(18a， 18b)与另一个双-面电极元件(50， 50a， 50b)的所述第一电极(18a， 18b) 电隔离；并且所述双-面电极元件(50， 50a， 50b)中的所述一个的所述第二电极(2la， 21b)与所述另一个双-面电极元件(50， 50a， 50b)的所述第二电极(21a， 21b)电隔离。
8、 根据权利要求1所述的半导体设备，其中所述绝缘沟槽(30)从所述第一表面(10a)到所述第二表面(10b) 贯穿所述半导体衬底(10)。
9、 根据权利要求6所述的半导体设备，其中利用所述绝缘沟槽(30)使共用所述公共电极(21)的所述至少两个 双-面电极元件(50， 50a， 50b)相互绝缘并隔离；并且所述绝缘沟槽(30)从所述半导体衬底(10)的所述第一表面(10a) 延伸至所述PN柱形区域(13)的末端，所述末端位于所述半导体衬底(10) 的所述第二表面(10b) —侧上。
10、 根据权利要求1所述的半导体设备，其中所述多个元件(50， 50a， 50b， 51， 51a， 51b)还包括至少一个单面 电极元件(51， 51a， 51b);每一单面电极元件(51， 51a， 51b)具有一对电极(25， 26)，所述一 对电极(25， 26)是第三电极(25)和第四电极(26);并且所述第三电极(25)和所述第四电极(26) 二者均位于所述半导体衬 底(10)的所述第一表面(10a)和所述第二表面(10b)之一上。
11、 根据权利要求1所述的半导体设备，其中所述绝缘沟槽(30)具有沟槽壁；并且所述绝缘沟槽(30)具有填充到所述沟槽壁内的绝缘体和位于所述沟槽壁内的空腔之一。
12、 根据权利要求1所述的半导体设备，其中-所述绝缘沟槽(30 )具有沟槽壁、位于所述沟槽壁上的沟槽绝缘膜(30b ) 和导体(30c);并且采用位于所述沟槽绝缘膜(30b)内的所述导体(30c)来填充所述绝 缘沟槽(30)。
13、 根据权利要求12所述的半导体设备，其中-所述导体(30c)的电势被固定在预定值。
14、 根据权利要求13所述的半导体设备，其中 所述导体(30c)与所述第二电极(21， 21a， 21b)电连接。
15、 根据权利要求14所述的半导体设备，还包括 位于所述半导体衬底(10)的所述第一表面(10a)上的配线元件(24)，其中所述配线元件(24)与所述导体(30c)电连接，从而能够通过所述配 线元件(24)和所述导体(30c)监控所述第二电极(21， 21a， 21b)的电 势。
16、 根据权利要求14所述的半导体设备，还包括配线元件(24)，其位于所述半导体衬底(10)的所述第一表面(10a) 上并且与所述导体(30c)电连接，其中所述多个元件(50， 50a， 50b， 51， 51a， 51b)包括按照与所述至少 两个双-面电极元件(50， 50a， 50b)不同的方式设置的第一元件；并且所述导体(30c)通过所述配线元件(24)与所述第一元件电连接。
17、 根据权利要求1所述的半导体设备，其中，根据权利要求1所述 的绝缘沟槽(30)是第一绝缘沟槽(30)，所述半导体设备还包括-第二绝缘沟槽(30)，其中所述第二绝缘沟槽(30)的一部分和所述第一绝缘沟槽(30)的一部 分位于相邻的元件-形成区域(11， 12， 27， 28)之间；所述第二绝缘沟槽(30)的所述一部分和所述第一绝缘沟槽(30)的 所述一部分限定了位于其间的元件间区域(33);并且所述元件间区域(33)位于所述相邻的元件-形成区域(11， 12， 27， 28)之间。
18、 根据权利要求17所述的半导体设备，其中所述元件间区域(33)具有PN柱形区域(13)，其构造基本上与每一 双-面电极元件(50， 50a， 50b)的构造类似。
19、 根据权利要求17所述的半导体设备，其中 所述元件间区域(33)的电势被固定在预定值。
20、 根据权利要求19所述的半导体设备，其中 所述元件间区域(33)与所述第二电极(21， 21a， 21b)电连接。
21、 根据权利要求1到20中的任何一项所述的半导体设备，其中，根 据权利要求1所述的绝缘沟槽(30)是第一绝缘沟槽(30)，所述半导体设 备还包括第二绝缘沟槽(30)，其中所述第一绝缘沟槽(30)和所述第二绝缘沟槽(30)中的每一个包围 所述多个元件-形成区域(11， 12， 27， 28)中的至少一个。
22、 一种半导体设备的制造方法，所述方法包括 制备半导体衬底(10c)，其具有彼此相对的第一表面(10a)和第二表面(10b)，其中，所述半导体衬底(lOc)包括PN柱形区域(13)，其中，所述PN柱形区域(13)具有多个P导电类型半导体部分(14)和多个N导 电类型半导体部分(15)，其中，所述多个P导电类型半导体部分(14)和 所述多个N导电类型半导体部分(15)沿垂直于所述半导体衬底(10c)的 厚度方向的方向彼此交替相邻布置；从所述半导体衬底(10c)的第一表面(10a) —侧在所述半导体衬底 (10c)上形成绝缘沟槽(30a)，从而使所述绝缘沟槽(30a)具有位于所 述第一表面(10a) —侧上的开口端和位于所述半导体衬底(10c)内的底 部，其中，所述绝缘沟槽(30a)限定了多个元件-形成区域(11， 12)，其 中，所述绝缘沟槽(30a)使所述多个元件-形成区域(11， 12)相互隔离 并绝缘，其中，将所述绝缘沟槽(30a)形成为使得每一元件-形成区域具 有PN柱形区域(13)，所述PN柱形区域(13)具有多个P导电类型半导体 部分(14)和所述多个N导电类型半导体部分(15);在所述半导体衬底(10c)的每一元件-形成区域(11， 12)的所述第 一表面(10a) —侧上形成双-面电极元件(50， 50a， 50b)的部分，其中， 所述双-面电极元件(50， 50a， 50b)的所述部分包括第一电极(18a， 18b);在形成所述绝缘沟槽(30a)之后，并且在所述第一表面(10a) —侧 上形成所述双-面电极元件(50， 50a， 50b)的所述部分之后，通过去除所 述半导体衬底(10c)的第二表面(10b)部分来将所述半导体衬底(10c) 减薄，使得所述绝缘沟槽(30a)从所述半导体衬底(10c)的第二表面(10b) 一侧暴露出来；以及在对所述半导体衬底(10c )进行减薄之后，在每一元件-形成区域(11， 12)的所述第二表面(10b) —侧上形成所述双-面电极元件(50， 50a， 50b) 的其它部分，其中，所述其它部分包括与所述第一电极(18a， 18b)相对 的第二电极(21， 21a， 21b)，其中，将所述双-面电极元件(50， 50a， 50b) 形成为使得电流在所述第一电极(18a， 18b)与所述第二电极(21， 21a， 21b)之间流动。
23、根据权利要求22所述的方法，其中 所述绝缘沟槽(30a)的形成包括(i)在所述绝缘沟槽(30a)的沟槽壁上形成沟槽绝缘膜(30b)，从而在所述沟槽壁内留下空腔，以及(ii)在所述空腔内沉积导电材料，从而在所述沟槽绝缘膜(30b) 内采用导体(30c)来填充所述绝缘沟槽(30a)，其中，所述导体(30c) 由导电材料制成；执行所述半导体衬底(10c)的减薄步骤，直到将所述导体(30c)暴 露出来为止；并且在所述第二表面(10b)—侧上形成所述双-面电极元件(50， 50a， 50b) 的所述其它部分的步骤包括将所述导体(30c)与所述第二电极(21， 21a， 21b)电连接。
24、 一种半导体设备的制造方法，所述方法包括制备包括彼此相对的第一表面(10a)和第二表面(10b)的半导体衬 底(lOc)，其中，所述半导体衬底(10c)还包括PN柱形区域(13)，其中， 所述PN柱形区域(13)具有多个P导电类型半导体部分(14)和多个N导 电类型半导体部分(15)，其中，所述多个P导电类型半导体部分(14)和 所述多个N导电类型半导体部分(15)沿垂直于所述半导体衬底(10c)的 厚度方向的方向彼此交替相邻布置，其中，所述半导体衬底(10c)具有多 个元件-形成区域(11， 12);在所述半导体衬底(10c)的每一元件-形成区域(11， 12)的第一表面(10a) —侧上形成双-面电极元件(50， 50a， 50b)的部分，其中，所 述双-面电极元件(50， 50a， 50b)的所述部分包括第一电极(18a， 18b);在所述半导体衬底(10c)的所述第一表面(10a) —侧上形成第一表 面(10a) —侧的绝缘膜(31);在所述第一表面(10a) —侧上形成所述双-面电极元件(50， 50a， 50b) 的所述部分之后，并且在形成所述第一表面(10a) —侧的绝缘膜(31)之 后，从所述半导体衬底(10c)的第二表面(10b) —侧形成绝缘沟槽(30a)， 从而使所述绝缘沟槽(30a)延伸至所述第一表面(10a) —侧的绝缘膜(31 )， 其中，所述绝缘沟槽(30a)使所述多个元件-形成区域(11， 12)相互隔 离并绝缘，其中，所述绝缘沟槽(30a)包围所述多个元件-形成区域(11， 12)中的每一个，其中，将所述绝缘沟槽(30a)形成为使得每一元件-形成区域(11， 12)包括所述多个P导电类型半导体部分(14)和所述多个N 导电类型半导体部分(15);以及在所述第一表面(10a) —侧上形成所述双-面电极元件(50， 50a， 50b) 的所述部分之后，在所述半导体衬底(10c)的每一元件-形成区域(11， 12)的所述第二表面(10b) —侧上形成所述双-面电极元件(50， 50a， 50b) 的其它部分，其中，所述其它部分包括与所述第一电极(18a， 18b)相对 的第二电极(21， 21a， 21b)，其中，将所述双-面电极元件(50， 50a， 50b) 形成为使得电流在所述第一电极(18a， 18b)与所述第二电极(21， 21a， 21b)之间流动。
25、 根据权利要求24所述的方法，还包括在所述第一表面(10a)—侧上形成所述双-面电极元件(50， 50a， 50b) 的所述部分之后，在形成所述绝缘沟槽(30a)之前，并且在所述第二表面 (10b) —侧上形成所述双-面电极元件(50， 50a， 50b)的所述部分之前， 通过去除所述半导体衬底(10c)的第二表面(10b)部分来对所述半导体 衬底(10c)进行减薄。
26、 根据权利要求24所述的方法，其中 所述绝缘沟槽(30a)的形成包括(i) 在所述绝缘沟槽(30a)的沟槽壁上形成沟槽绝缘膜(30b)，从 而使所述绝缘沟槽(30a)具有位于所述沟槽壁内的空腔，然后(ii) 在所述空腔内沉积导电材料，从而经由所述沟槽绝缘膜(30b) 而采用导体(30c)来填充所述绝缘沟槽(30a)，其中，所述导体(30c) 由所述导电材料制成；并且在所述第二表面(10b) —侧上形成所述双-面电极元件(50， 50a， 50b) 的所述部分的步骤包括在所述半导体衬底(10c)的所述第二表面(10b) 上沉积所述导电材料，从而形成由所述导电材料制成的所述第二电极(21， 21a， 21b)。
全文摘要
公开了一种半导体设备。所述半导体设备包括具有彼此相对的第一表面(10a)和第二表面(10b)的半导体衬底(10)。所述半导体设备还包括其中每一个都具有一对分别位于半导体衬底(10)的第一和第二表面(10a，10b)上的电极(18a，18b，21，21a，21b)的多个双-面电极元件(50，50a，50b)。电流在所述第一和第二电极(18a，18b，21，21a，21b)之间流动。每一双-面电极元件(50，50a，50b)具有位于所述半导体衬底(10)内的PN柱形区域(13)。所述半导体设备还包括包围所述多个双-面电极元件(50，50a，50b)中的每一个的绝缘沟槽(30)，所述绝缘沟槽(30)使所述多个双-面电极元件(50，50a，50b)相互绝缘并隔离。
文档编号H01L21/8238GK101431076SQ20081017045
公开日2009年5月13日 申请日期2008年11月6日 优先权日2007年11月6日
发明者山口仁, 藤井哲夫, 赤木望 申请人:株式会社电装