专利名称：采样保持电路与第一级mdac运放共享的电路及应用的制作方法
技术领域：
本发明涉及流水线模数转换器(Analog to Digital Circuit, ADC)技术 领域，尤其涉及一种采样保持电路与第一级乘法数字模拟转换电路 (Multiplying Digital to Analog Circuit, MDAC)运放共享的电路，以及应 用采样保持电路与第一级MDAC电路运放共享的流水线ADC。
背景技术：
ADC是混合信号系统中的重要组成部分，在各种ADC中，流水线 ADC以其在精度、速度、功耗和面积方面特有的折中优势而被广泛采用。
如图1所示，图1为传统的流水线ADC的结构示意图。它由前端采
样/保持(s/H)电路、若干个子级(STAGEl 、 STAGE2.......、 STAGE k-l、
FLASH)、延时同步寄存器阵列和数字纠错模块组成。在图1中，除前端 S/H电路和最后一级的低位快闪式ADC(即FLASH)外，其余各级(STAGE 1 、 STAGE 2、...... 、STAGE k-l )均包含S/H电路、子数模转换器(SubDAC)、
子模数转换器(SubADC)、减法器和余差放大器。如图2所示，图2为传 统的流水线ADC结构中各子级的结构示意图。
在图2中，phi和ph2是两相不交叠时钟，奇数级用ph2来控制采样， 偶数级和前端S/H电路用phi来控制采样，即相邻两级的控制时钟相是相 反的。 一般将图2所示子级中的S/H电路、子数模转换器、减法器和余差 放大器合为MDAC。
流水线ADC是在两相不交叠时钟控制下，使流水线ADC中的前端 S/H电路和各流水线子级在采样相和放大相之间交替工作来完成转换的。 输入信号首先由前端S/H电路进行采样，在保持阶段，所保持的信号由 STAGE1中的子模数转换器处理，产生B,+r,位数字码，该数字码被送入 延时同步寄存器阵列的同时送入STAGE1中的子数模转换器重新转换为 模拟信号，并在减法器中与原始的输入信号相减，相减的结果被称为余差，这个余差信号在余差放大器中乘以2fl，再被送入STAGE2进行处理，该 过程重复一直到STAGE k-l级，最后一级仅进行模数转换，产生Bk位数 字码送入延时同步寄存器阵列，不进行余差放大。各级所产生的数字码经 过延时同步寄存器阵列进行延时对准，然后经数字纠错模块进行纠错处理 后输出最终的数字码。运放共享技术是在时钟相相反的两个流水子级共用一个运放的技术， 这样运放在两个时钟相一直处于工作状态，从而使减少了运放的数目，降 低了流水线ADC的功耗。传统的运放共享技术都是在两个流水子级中的MDAC电路之间共享 运放的，而前端采样保持电路单独使用一个运放。采样保持电路的精度要 求高于各流水子级，所以它的运放功耗一般比较大。采样保持电路在时钟 的一相对输入信号进行采样，另一相保持。采样相运放处于复位状态，这 时运放虽然消耗功耗实际并没有工作，造成功耗的浪费。另外，传统的MDAC电路之间共享运放的技术不能消除第一级 MDAC中的运放失调电压，使得第二级流水子级处理的电压加了一个直流 偏移量，影响了流水线ADC的精度。发明内容(一) 要解决的技术问题有鉴于此，本发明的一个目的在于提供一种采样保持电路与第一级 MDAC电路运放共享的电路，以降低电路功耗，提高流水线ADC的精度。本发明的另一个目的在于提供一种应用采样保持电路与第一级 MDAC电路运放共享的流水线ADC，以将上述采样保持电路与第一级 MDAC电路运放共享的电路应用到流水线ADC中。(二) 技术方案为达到上述一个目的，本发明提供了一种采样保持电路与第一级乘法 数字模拟转换电路运放共享的电路，该电路包括运放、第一开关电容单元、 第二开关电容单元和第三开关电容单元，其中，运放和第一开关电容单元组成采样保持电路，该采样保持电路用于对接收自外部的差分信号shcinl和shcin2进行采样和保持，并将得到的差分 信号outl—s和out2—s输出给第一级乘法数字模拟转换MDAC电路；运放、第二开关电容单元和第三开关电容单元组成第一级MDAC电 路，该第一级MDAC电路用于对接收自采样保持电路的差分信号outl—s 和out2一s进行余差放大，并在不交叠的另一时钟相将得到的差分信号在同 一对差分节点outl和out2输出。上述方案中，所述第一级MDAC电路采用1.5位/级的结构。上述方案中，该电路在两相不交叠时钟phl和ph2的控制下工作，其 中，在phl相，采样保持电路进行采样，第一级MDAC电路进行余差放 大；在ph2相，采样保持电路进行保持，第一级MDAC电路进行采样。上述方案中，在采样保持电路进行采样的phl相，第一采样电容Cshl 和第二采样电容Csh2的底极板接输入电压，上极板接输入共模电压进行 采样；第一级MDAC电路处于余差放大相，第三采样电容Csl和第四采 样电容Cs2的上极板接运放的输入端，底极板接本级子数模转换器的输出， 第一反馈电容Cfl和第二反馈电容Cf2的上极板接运放的输入端，底极板 接运放的输出端；在采样保持电路进行保持的ph2相，第一采样电容Cshl 和第二采样电容Csh2的底极板分别接运放的差分输出端，上极板分别接 运放差分输入端；第一级MDAC电路处于余差放大相，第三采样电容Csl 和第四采样电容Cs2的上极板分别接运放的差分输入端，底极板分别接本 级子数模转换器的差分输出，第一反馈电容Cfl和第二反馈电容Cf2的上 极板分别接运放的差分输入端，底极板分别接运放的差分输出端。上述方案中，该电路采用交叉接法，所述采样保持电路保持相的差分 输出电压对应采样保持电路采样相的反相差分输入电压，所述第一级 MDAC电路余差放大相的差分输出电压对应第一级MDAC电路采样相的 反相输入电压；所述采样保持电路的采样相为保持相的上一相，所述第一 级MDAC电路的采样相为余差放大相的上一相。为达到上述另一个目的，本发明提供了一种应用采样保持电路与第一 级乘法数字模拟转换电路运放共享的流水线模数转换器，该流水线模数转 换器包括前端采样保持电路，用于对接收自流水线模数转换器ADC输入端的Vin信号进行采样和保持，将得到的模拟信号输出给流水子级中的第一级；流水子级，用于对接收自采样保持电路的模拟信号分别进行模数转换 和余差放大，将得到的数字信号输出给延时同步寄存器阵列，并将得到的 模拟信号输出给下一级流水子级；延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时对准，将得到的数字信号输出给数字纠错模块；数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。上述方案中，所述流水子级的个数为8个，分别为STAGE1、STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7禾口 FLASH;其中，输 入信号首先由前端采样保持电路进行采样，在保持阶段，所保持的信号由 STAGE1中的子模数转换器处理，产生2位数字码，该数字码被送入延时 同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号 送入STAGE2进行处理，该过程重复一直到第7级，最后一级仅进行模数 转换，产生3位数字码送入延时同步寄存器序列，不进行余差放大；各级 所产生的所有17位数字码经过延时同步寄存器序列进行延时对准，然后 经数字纠错模块进行处理输出最终的io位数字码。上述方案中，所述STAGE1、 STAGE2、 ......、 STAGE 7均包含一个子模数转换器和一个MDAC电路，每级输出2位，l位有效，冗余位用来 进行数字纠错；所述最后一级FLASH是3比特闪存flash结构的ADC， 输出3位有效。上述方案中，该流水线ADC包含4个运放，其中，采样保持电路和 STAGE1的MDAC电路共用一个运放，STAGE2的MDAC电路和STAGE3 的MDAC电路共用一个运放，STAGE4的MDAC电路和STAGE5的MDAC 电路共用一个运放，STAGE6的MDAC电路和STAGE7的MDAC电路共用一个运放。(三)有益效果 从上述技术方案可以看出，本发明具有以下有益效果 1、利用本发明，在采样保持电路和第一级MDAC电路之间共用运放，消去运放的复位相，提高运放的利用率，从而达到节约功耗的目的。由于 采样保持电路和第一级MDAC对运放的要求最高，这两级运放共用比第
一级MDAC与其它级MDAC共用运放对减小整个ADC的功耗贡献更大。 2、利用本发明，由于在采样保持电路和第一级MDAC电路中采用运 放的交叉接法，使得第一级MDAC的输出电压不包含因运放失调引起的 直流偏移。
图1为传统的流水线ADC的结构示意图； 图2为传统的流水线ADC结构中各子级的结构示意图； 图3为本发明提供的采样保持电路与第一级MDAC运放共享电路的 结构示意图4为图3电路在phi相工作时的结构示意图； 图5为图3电路在ph2相工作时的结构示意图6为本发明提供的应用采样保持电路与第一级MDAC电路运放共 享的流水线ADC的结构示意图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实 施例，并参照附图，对本发明进一步详细说明。
如图3所示，图3为本发明提供的采样保持电路与第一级MDAC运 放共享电路的结构示意图，该电路包括运放(1)、第一开关电容单元(2)、 第二开关电容单元(3)和第三开关电容单元(4)。其中，
运放(1)和第一开关电容单元(2)组成采样保持电路，该采样保持 电路用于对接收自外部的差分信号shcinl和shcin2进行采样和保持，并将 得到的差分信号outl—s和out2_S输出给第一级乘法数字模拟转换MDAC 电路。运放(1)、第二开关电容单元(3)和第三开关电容单元(4)组成 第一级MDAC电路，该第一级MDAC电路用于对接收自采样保持电路的 差分信号outl—s和out2—s进行余差放大，并在不交叠的另一时钟相将得到 的差分信号在同一对差分节点outl和out2输出。该第一级MDAC采用1.5
9位/级的结构。
上述采样保持电路与第一级MDAC运放共享的电路在两相不交叠时 钟phi和ph2的控制下工作，phle和ph2e表示分别比phl和ph2稍微提 前一点打开。
PM相电路的工作状态如图4所示，phl相为采样保持电路的采样相 和第一级MDAC电路的余差放大相。ph2相电路的工作状态如图5所示， ph2相为采样保持电路的保持相和第一级MDAC电路的采样相。
在采样保持电路进行采样的phl相，第一采样电容Cshl和第二采样 电容Csh2的底极板接输入电压，上极板接输入共模电压进行采样；第一 级MDAC电路处于余差放大相，第三采样电容Csl和第四采样电容Cs2 的上极板接运放的输入端，底极板接本级子数模转换器的输出，第一反馈 电容Cfl和第二反馈电容Cf2的上极板接运放的输入端，底极板接运放的 输出端。
在采样保持电路进行保持的ph2相，第一采样电容Cshl和第二采样 电容Csh2的底极板分别接运放的差分输出端，上极板接运放差分输入端； 第一级MDAC电路处于余差放大相，第三采样电容Csl和第四采样电容 Cs2的上极板分别接运放的差分输入端，底极板分别接本级子数模转换器 的差分输出，第一反馈电容Cfl和第二反馈电容Cf2的上极板分别接运放 的差分输入端，底极板分别接运放的差分输出端。
上述采样保持电路与第一级MDAC运放共享的电路采用交叉接法， 所述采样保持电路保持相的差分输出电压对应采样保持电路采样相的反 相差分输入电压，所述第一级MDAC电路余差放大相的差分输出电压对 应第一级MDAC电路采样相的反相输入电压。所述采样保持电路的采样 相为保持相的上一相，所述第一级MDAC电路的采样相为余差放大相的 上一相。
在phl相，两个采样电容Cshl和Csh2的底极板分别接输入信号shcinl 和shcin2，上极板接共模电平进行采样。在下一相(ph2相)Cshl和Csh2 的上极板分别接运放输入端opin2和opinl ，底极板分别接运放输出端out2 和outl，忽略其它非理想因素而仅考虑运放的失调电压(在图中用输入失调电压VOS表示)，可以得到这时运放的差分输出电压为第一级MDAC的两对电容对此时运放的査分输出电压进行采样，Csl 和Cfl的底极板接在运放输出端out2， Cs2和Cf2的底极板接在运放输出 端outl，上极板均接共模电压。下一相(phl相)MDAC进行余差放大， 电容Csl和Cs2的底极板分别接DAC的输出out2和outl，上极板分别接 在运放的输入端opinl和叩in2，电容Cfl和CG的底极板分别接在运放的 输出端outl和out2，上极板分别接在运放的输入端叩inl和opin2，忽略电容的不完全匹配和其它非理想因素，可以得到这时运放的输出电压 (0^1 _ o"r2)卢=2(ow 2 — owd)为2 — (7 c一owi — 7a4c—咖2) + 2^',这样，运放的失调电压被完全消掉，对本电路后面接的第二级流水子 级没有影响。因为采样保持电路和第一级MDAC在流水线ADC中消耗的功耗最 大，这两级进行运放共用对减小整个ADC的功耗有很大的好处。基于上述本发明提供的采样保持电路与第一级MDAC运放共享的电 路，本发明还提供了一种应用采样保持电路与第一级MDAC运放共享的 流水线ADC，该流水线ADC包括前端S/H电路、流水子级、延时同步寄存器阵列和数字纠错模块。其中，前端S/H电路用于对接收自流水线ADC输入端的Vin信号进 行采样和保持，将得到的模拟信号输出给流水子级中的第一级。流水子级 用于对接收自采样保持电路的模拟信号分别进行模数转换和余差放大，将 得到的数字信号输出给延时同步寄存器阵列，并将得到的模拟信号输出给 下一级流水子级。延时同步寄存器阵列用于对接收自各流水子级的数字信 号进行延时对准，将得到的数字信号输出给数字纠错模块。数字纠错模块 用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。如图6所示，图6为本发明提供的应用采样保持电路与第一级MDAC 共享运放电路的流水线ADC的结构示意图。该流水线ADC是一个10位 流水线ADC，由前端S/H电路、8个流水子级(即STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE 7禾口 FLASH )、 延时同步寄存器阵列和数字纠错模块组成。在图6中，phi和ph2表示两个不交叠的时钟相，奇数级用phl来控 制采样，偶数级和采样保持电路(S/H)用ph2来控制采样。STAGE1、STAGE2.......、 STAGE 7均包含一个子模数转换器和一个MDAC电路，每级输出2位，l位有效，冗余位用来进行数字纠错。最后一级(FLASH) 是3比特闪存(flash)结构的ADC，输出3位有效。输入信号首先由S/H电路进行采样，在保持阶段，所保持的信号由 STAGE1中的子模数转换器处理，产生2位数字码，该数字码被送入延时 同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号 送入STAGE2进行处理，该过程重复一直到第7级，最后一级仅进行模数 转换，产生3位数字码送入延时同步寄存器序列，不进行余差放大。各级 所产生的所有17位数字码经过延时同步寄存器序列进行延时对准，然后 经数字纠错模块进行处理输出最终的IO位数字码。采样保持电路和STAGE1的MDAC电路共用一个运放，STAGE2的 MDAC电路和STAGE3的MDAC电路共用一个运放，STAGE4的MDAC 电路和STAGE5的MDAC电路共用一个运放，STAGE6的MDAC电路和 STAGE7的MDAC电路共用一个运放，这样，整个ADC总共包含4个运 放。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而 已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1、一种采样保持电路与第一级乘法数字模拟转换电路运放共享的电路，其特征在于，该电路包括运放(1)、第一开关电容单元(2)、第二开关电容单元(3)和第三开关电容单元(4)，其中，运放(1)和第一开关电容单元(2)组成采样保持电路，该采样保持电路用于对接收自外部的差分信号shcin1和shcin2进行采样和保持，并将得到的差分信号out1_s和out2_s输出给第一级乘法数字模拟转换MDAC电路；运放(1)、第二开关电容单元(3)和第三开关电容单元(4)组成第一级MDAC电路，该第一级MDAC电路用于对接收自采样保持电路的差分信号out1_s和out2_s进行余差放大，并在不交叠的另一时钟相将得到的差分信号在同一对差分节点out1和out2输出。
2、 根据权利要求1所述的采样保持电路与第一级乘法数字模拟转换 电路运放共享的电路，其特征在于，所述第一级MDAC电路采用1.5位/ 级的结构。
3、 根据权利要求1所述的采样保持电路与第一级乘法数字模拟转换 电路运放共享的电路，其特征在于，该电路在两相不交叠时钟phl和ph2 的控制下工作，其中，在phl相，采样保持电路进行采样，第一级MDAC 电路进行余差放大；在ph2相，采样保持电路进行保持，第一级MDAC 电路进行采样。
4、 根据权利要求1或3所述的采样保持电路与第一级乘法数字模拟 转换电路运放共享的电路，其特征在于，在采样保持电路进行采样的phl相，第一采样电容Cshl和第二采样 电容Csh2的底极板接输入电压，上极板接输入共模电压进行采样；第一 级MDAC电路处于余差放大相，第三采样电容Csl和第四采样电容Cs2 的上极板接运放的输入端，底极板接本级子数模转换器的输出，第一反馈 电容cfi和第二反馈电容ce的上极板接运放的输入端，底极板接运放的输出端；在采样保持电路进行保持的ph2相，第一采样电容Cshl和第二采样电容Csh2的底极板分别接运放的差分输出端，上极板分别接运放差分输入端；第一级MDAC电路处于余差放大相，第三采样电容Csl和第四采 样电容Cs2的上极板分别接运放的差分输入端，底极板分别接本级子数模 转换器的差分输出，第一反馈电容Cfl和第二反馈电容Cf2的上极板分别 接运放的差分输入端，底极板分别接运放的差分输出端。
5、 根据权利要求1所述的采样保持电路与第一级乘法数字模拟转换 电路运放共享的电路，其特征在于，该电路采用交叉接法，所述采样保持 电路保持相的差分输出电压对应采样保持电路采样相的反相差分输入电 压，所述第一级MDAC电路余差放大相的差分输出电压对应第一级 MDAC电路采样相的反相输入电压；所述采样保持电路的采样相为保持相的上一相，所述第一级MDAC 电路的采样相为余差放大相的上一相。
6、 一种应用采样保持电路与第一级乘法数字模拟转换电路运放共享 的流水线模数转换器，其特征在于，该流水线模数转换器包括前端采样保持电路，用于对接收自流水线模数转换器ADC输入端的 Vin信号进行采样和保持，将得到的模拟信号输出给流水子级中的第一级；流水子级，用于对接收自采样保持电路的模拟信号分别进行模数转换 和余差放大，将得到的数字信号输出给延时同步寄存器阵列，并将得到的 模拟信号输出给下一级流水子级；延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时 对准，将得到的数字信号输出给数字纠错模块；数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移 位相加，得到ADC的数字输出。
7、 根据权利要求6所述的应用采样保持电路与第一级乘法数字模拟 转换电路运放共享的流水线模数转换器，其特征在于，所述流水子级的个数为8个，分别为STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7和FLASH;其中，输入信号首先由前端采样保持电路进行采样，在保持阶段，所 保持的信号由STAGE1中的子模数转换器处理，产生2位数字码，该数字 码被送入延时同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处理，该过程重复一直到第7级，最后一 级仅进行模数转换，产生3位数字码送入延时同步寄存器序列，不进行余 差放大；各级所产生的所有17位数字码经过延时同步寄存器序列进行延 时对准，然后经数字纠错模块进行处理输出最终的IO位数字码。
8、 根据权利要求7所述的应用采样保持电路与第一级乘法数字模拟 转换电路运放共享的流水线模数转换器，其特征在于，所述STAGE1、 STAGE2、 ......、 STAGE7均包含一个子模数转换器和一个MDAC电路，每级输出2位，l位有效，冗余位用来进行数字纠错；所述最后一级FLASH是3比特闪存flash结构的ADC，输出3位有效。
9、 根据权利要求8所述的应用采样保持电路与第一级乘法数字模拟 转换电路运放共享的流水线模数转换器，其特征在于，该流水线ADC包 含4个运放，其中，采样保持电路和STAGE1的MDAC电路共用一个运 放，STAGE2的MDAC电路和STAGE3的MDAC电路共用一个运放， STAGE4的MDAC电路和STAGE5的MDAC电路共用一个运放，STAGE6 的MDAC电路和STAGE7的MDAC电路共用一个运放。
全文摘要
本发明涉及流水线ADC技术领域，公开了一种采样保持电路与第一级MDAC运放共享的电路，包括运放、第一开关电容单元、第二开关电容单元和第三开关电容单元，其中，运放和第一开关电容单元组成采样保持电路，用于对接收自外部的差分信号shcin1和shcin2进行采样和保持，将得到的差分信号out1_s和out2_s输出给第一级MDAC；运放、第二开关电容单元和第三差分电容单元组成第一级MDAC，用于对接收自采样保持电路的差分信号out1_s和out2_s进行余差放大，并在不交叠的另一时钟相将得到的差分信号在同一对差分节点out1和out2输出。本发明同时公开了一种应用采样保持电路与第一级MDAC运放共享的流水线ADC。利用本发明，降低了电路功耗，提高了流水线ADC的精度。
文档编号H03M1/12GK101309083SQ20071009928
公开日2008年11月19日 申请日期2007年5月16日 优先权日2007年5月16日
发明者周玉梅, 郑晓燕 申请人:中国科学院微电子研究所