专利名称：一种延时锁相电路的制作方法
技术领域：
及模拟集成电路技术和数字集成电路技术，属于混合集成电路。
本发明适用于通信等高精度延时电路，如LCD时序控制电路。
背景技术：
现有情况下，当高速串行数据传输到芯片内部时，往往需要将 高速串行数据转换成并行数据进行处理，转换过程中，需要DLL(延 时锁相电路)对数据进行采样，延时锁相时钟的精度就决定了高速 串行数据是否能被正确的采到。
基于这种背景技术条件下，本发明提出一种较高精度延时锁相 电路的设计，本电路用数字电路实现算法，用模拟电路作延时电 路来实现。
发明内容
本发明旨在为高速串行数据转换成并行数据提供一种延时锁
相龟路的设计方案，并实现高速、低功耗设计。
为了实现所述目的，本发明采用的技术方案是 DLL(延时锁相电路)，包括延时测试电路和延时锁相输出电路。
其中延时测试电路包含逻辑电路和延时锁相输出电路。
如果电路系统要求最小延时时间为T/N，那么延时锁相输出电
路包含N极大延时单元和延时输出单元，N极大延时单元和延时
输出单元都是相同或者是匹配的。以确保N极大延时单元的延迟
时间是相同的。
大延时单元，包含权值为2"的(『0，1，2，3…)的小延时单元。 该小延时单元由二选一电路分开，二选一电路，单位延时单元由一个buffer构成。小延时单元的极数M根据延时时间T/N来决定。 那么M根总线就是大延时单元的时间计数总线。极数M通过仿真 来选择，使得在最快和最慢仿真条件都能满足要求。
时钟CLK作为测试模块的输入，用逻辑电路得到一个高电平宽 度为一个时钟周期T的shot信号，shot信号的间隔有K个时钟周 期，K可以由设计者设定。shot信号作为延时锁相模块的输入。
延时锁相模块的输出信号shotl连接到N1(N1 —般取3-5由设 计者设定)个DFF的CLK端，shot输入到第1个DFF的D端，第l 个DFF的Q端输入到第2个DFF的D端，依此类推。把Nl个Q端 输入到一个Nl输入的与非门上，当Nl个信号都是0时，与非门 输出DETECT信号为1.
电路工作时，每来一次shot信号，则计数器增加l。把记得数 依次增加到N个M位的小计数器上，随着计数值的增大，延时电 路的延时逐渐增大，当延时时间增大到一个时钟周期时，shotl的 上升沿采到shot的低电平。那么DFF的Q端输出为O， Nl输入的 与非门输出的DETECT信号为1 。此时计数器计数总值 counter—all-Nl的延时数的延时最小单元延时时间正好是一个时钟 周期T。
得到计数器计数总值counter—all-Nl后，(counter—all-Nl) /N
就是N极延时每一级应该延时的最小延时单元段数。
把得到的每一级计数器的计数值输出到延时锁相输出电路，那 么在N个输出端就得到了 T/N， 2T/N， 3T/N， ......(N-1)T/N延时的
延时信号。
下面结合附图及具体实施例对本发明作进一步详细说明。 图1为延时锁相电路的结构框图； 图2为延时锁相电路的框图；图3为延时单元电路的框图4为CLK与shot的波形关系图； 图5为延迟到1个时钟周期时的波形关系图；
具体实施例方式
在阅读以下各方面的详细描述，还包括附图的说明后，本发 明的这些和其他优点将显现无疑。下面结合附图对本发明作一详 细说明。
图1是本发明的为延时锁相电路的结构框图，它包含延时测 试电路和延时锁相输出电路。
图2是本发明的延时锁相电路的框图，它由延时测试电路和 延时锁相输出电路构成。其中延时测试电路包含逻辑电路和延时 锁相输出电路。
如图3延时单元电路的框图，延时锁相输出电路包含N极大 延时单元和延时输出单元，N极大延时单元和延时输出单元都是相 同的。以确保N极大延时单元的延迟时间是相同的。
如图2所示，时钟CLK作为测试模块的输入，用逻辑电路得到 一个高电平宽度为一个时钟周期T的shot信号(CLK与shot的波 形关系图见图4中所示)，shot信号的间隔有K个时钟周期，K 可以由设计者设定。shot信号作为延时锁相模块的输入。
见本发明的如图2中，延时锁相模块的输出信号shotl连接到 3个DFF的CLK端，shot输入到第1个DFF的D端，第1个DFF 的Q端输入到第2个DFF的D端，第2个DFF的Q端输入到第3 个DFF的D端。把Nl个Q端输入到一个3输入的与非门上，当Nl 个信号都是0时，与非门输出DETECT信号为1。
当电路刚开始工作时，计数器从0开始计数，对shot的延时小 于一个时钟周期T，见图4 CLK与shot的波形关系图，用shotl 采shot信号的高电平，所以Ql为高，DETECT为低电平。随着计数器计数值的增加，shot信号被延迟时间的渐渐增大。 当shotl的上升沿被延迟过了 shot的下降沿时，用shotl采shot 信号的低电平，所以Q1为低，再经过2个计数后，3个DFF都输 出低电平，这也是为了滤出可能的电压毛剌等错误动作。此时 DETECT输出高电平(见图5延迟到1个时钟周期时的波形关系 图)，此时逻辑电路记下此时的总计数值counter_all-Nl，得到计 数器计数总值counter—all-Nl后，(counter—all-Nl ) /N就是N极 延时每一级应该延时的最小延时单元段数。
把得到的每一级计数器的计数值输出到延时锁相输出电路，那 么在N个输出端就得到了 T/N， 2T/N， 3T/N， ......(N-1)T/N延时的
延时信号。
权利要求
1、一种延时锁相电路，其特征在于包括延时测试电路和延时锁相输出电路。
2、 如权利要求1所述的一种延时锁相电路，其特征在于延 时测试电路包含延时电路和延时计算电路。
3、 如权利要求2所述的延时电路，其特征在于该延时电路 包含N极大延时单元和延时输出单元。
4、 如权利要求3所述的延时输出单元，其特征在于该延时 输出单元电路是对称和匹配的。
5、 如权利要求2所述的延时计算电路，其特征在于该延时 计算电路由算法电路和逻辑控制电路组成。
6、 如权利要求5所述的算法电路，其特征在于该算法电路 包含除法和平均分布算法。
7、 如权利要求5所述的逻辑控制电路，其特征在于该逻辑 控制电路产生控制总线，对权利要求2所述的延时电路和权利要求1所述的延时锁相输出电路进行控制。
8、 如权利要求1所述的延时锁相输出电路和权利要求2所述的延时测试电路，其特征在于所包含的延时电路是相同的。
全文摘要
本发明公开了一种延时锁相电路(DLLDelay lock line)，包括延时测试电路和延时锁相输出电路。本电路可以实现对已有确定时钟的较精确延时时间的计算，又可以实现对不确定时钟的较精确相对时间的计算，例如时钟周期的1/N，2/N，...(N-1)/N的延时。本发明所述的延时锁相电路与通用的CMOS Logic工艺完全兼容，不需要增加纯逻辑工艺之外的任何MASK。本电路在高速、低功耗和高集成度方面具备特质，适用于通信等高精度延时电路。
文档编号H03L7/00GK101299608SQ20071009896
公开日2008年11月5日 申请日期2007年4月30日 优先权日2007年4月30日
发明者丁素广, 昕 林, 林丰成, 赵显西 申请人:天利半导体(深圳)有限公司