专利名称：输出驱动电路的制作方法
技术领域：
本发明有关于一种输出驱动电路，特别是有关于一种输出 驱动电路，其改善了当电源接通时短时间产生高电流的问题。
背景技术：
图l表示已知输出驱动电路。参阅图1,已知输出驱动电路l
包括分向器IO、电平移位器ll、反相器12以及输出驱动器13。 分向器10接收输入信号IN,并根据输入信号IN产生驱动信号 DS10及DS11。电平移位器11接收驱动信号DS10，并改变驱动 信号DS10的电平以产生电压信号VSIO。电压信号VS10用来控 制反相器12内的P型晶体管120及N型晶体管121。如图1所示，P 型晶体管120的栅极与N型晶体管121的栅极皆接收电压信号 VSIO。反相器12则输出驱动信号DS12至输出驱动器13的P型晶 体管130。因此，在输出驱动器13内，P型晶体管130是受驱动 信号DS12控制，而N型晶体管131是受驱动信号DS11控制。P型 晶体管130与N型晶体管131彼此连接的节点作为输出驱动电路 l的输出节点Nout，以连接输出接脚。参阅图l，电平移位器ll、 反相器12以及输出驱动器13皆是耦接高电压源VH。
由于驱动信号DS11与DS12为同相信号，当P型晶体管130 与N型晶体管131切换导通-关闭状态时，在一短时间内会同时 导通，导致一高电流流经输出节点Nout。因此，长时间下来， 会导致输出接脚的接合及输出铜线的损坏，甚至于会导致输出 驱动电路l损坏。此外，由于电平移位器11及反相器12是耦接高 电压源VH,因此P型晶体管120及N型晶体管121需以厚的栅极 氧化层来形成，却增加了输出驱动电路的面积。
发明内容
本发明提供 一 种输出驱动电路，其接收输入信号且于输出 节点提供输出信号。输出驱动电路包括反相器以及输出驱动器。
反相器包括第一P型晶体管及第一N型晶体管。第一P型晶体管 具有接收第 一 电压信号的控制端、耦接第一高电压源的第 一 端、 以及耦接第 一 节点的第二端。第一N型晶体管具有接收第二电 压信号的控制端、耦接第一节点的第一端、以及耦接低电压源 的第二端，其中，第一节点具有第一驱动信号。输出驱动器包 括第二P型晶体管及第二N型晶体管。第二P型晶体管具有接收 第一驱动信号的控制端、耦接第一高电压源的第一端、以及耦
接输出节点的第二端。第二N型晶体管具有接收第二驱动信号 的控制端、耦接输出节点的第一端、以及耦接低电压源的第二 端。第 一驱动信号的下降时间大于第二驱动信号的下降时间。
本发明所述的输出驱动电路，还包括 一分向器，用以接 收该输入信号，并根据该输入信号产生该第二驱动信号及一 第 三驱动信号； 一电平移位器，耦接于该第一高电压源与该低电 压源之间，具有接收该第三驱动信号的输入端、以及输出该第 一电压信号的输出端；以及一第三N型晶体管，具有耦接一第 二高电压源的控制端、耦接该电平移位器的输入端的第 一端、 以及产生该第二电压信号的第二端，其中，该第一高电压源的 电压值大于该第二高电压源的电压值。
本发明所述的输出驱动电路，该第二驱动信号与该第三驱 动信号互为反相。
本发明所述的输出驱动电路，还包括二个反相器，连接于 该电平移位器的输入端与该第三N型晶体管的第 一 端之间。
本发明所述的输出驱动电路，该第 一 高电压源的电压值为 110伏特。本发明所述的输出驱动电路，该第二高电压源的电压值为5伏特。
本发明所述的输出驱动电路，该第 一驱动信号与该第二驱 动信号具有相同相位。
本发明所述的输出驱动电路，该第 一 电压信号与该第二电 压信号具有相同相位。
本发明所述的输出驱动电路，该第 一 高电压源的电压值为
110伏特。
本发明所述的输出驱动电路，该第 一 电压信号的高电平的 电压值大于该第二电压信号的高电平的电压值。
本发明所述的输出驱动电路，该第一N型晶体管的栅极氧 化层的厚度小于该第一P型晶体管的栅极氧化层的厚度。
本发明更提供 一 种输出驱动电路，其接收输入信号且于输 出节点提供输出信号。输出驱动电路包括分向器、电平移位器、 第一N型晶体管、第二N型晶体管及第三N型晶体管、以及第一 P型晶体管及第二P型晶体管。分向器接收输入信号，并根据输 入信号产生第一驱动信号及第二驱动信号。电平移位器耦接于 第一高电压源与低电压源之间，且具有接收第一驱动信号的输 入端、以及输出第一电压信号的输出端。第一N型晶体管具有 接收第二高电压源的控制端、耦接电平移位器的输入端的第一 端、以及产生第二电压信号的第二端，其中，第一高电压源的 电压值大于第二高电压源的电压值。
第一 P型晶体管具有接收第 一 电压信号的控制端、耦接第 一高电压源的第一端、以及耦接第一节点的第二端。第二N型 晶体管具有接收第二电压信号的控制端、耦接第 一 节点的第一 端、以及耦接低电压源的第二端，其中，第一节点具有第三驱 动信号。
8第二 P型晶体管具有接收第三驱动信号的控制端、耦接第 一高电压源的第一端、以及耦接输出节点的第二端。第三N型 晶体管具有接收第二驱动信号的控制端、耦接输出节点的第一 端、以及耦接^[氐电压源的第二端。
本发明所述的输出驱动电路，还包括二个反相器，连接于
该电平移位器的输入端与该第一N型晶体管的第一端之间。
本发明所述的输出驱动电路，该第 一 驱动信号与该第二驱 动信号互为反相。
本发明所述的输出驱动电路，该第 一 电压信号与该第二电 压信号具有相同相位。
本发明所述的输出驱动电路，该第二驱动信号与该第三驱 动信号具有相同相位。
本发明所述的输出驱动电路，该第 一 高电压源的电压值为 uo伏特。
本发明所述的输出驱动电路，该第二高电压源的电压值为5伏特。
本发明所述的输出驱动电路，该第二N型晶体管的栅极氧 化层的厚度小于该第一P型晶体管的栅极氧化层的厚度。
本发明所述的输出驱动电路，该第三驱动信号的下降时间 大于该第二驱动信号的下降时间。
本发明所述的输出驱动电路，该第 一 电压信号的高电平的 电压值大于该第二电压信号的高电平的电压值。 本发明可节省输出驱动电路的面积。
图1表示已知输出驱动电路；
图2表示根据本发明实施例的输出驱动电路。
具体实施例方式
为使本发明的上述目的、特征和优点能更明显易懂，下文 特举一较佳实施例，并配合所附图式，作详细说明如下。
图2表示根据本发明实施例的输出驱动电路。参阅图2，输 出驱动电路2包括分向器20、电平移位器21、反相器22、输出驱 动器23及电压控制器24。输出驱动电路2接收输入信号IN，且 于输出节点Nout提供输出信号OUT。分向器20接收输入信号 IN,并根据输入信号IN产生互为反相的驱动信号DS20及驱动信 号DS21。
电平移位器21耦接于高电压源VH与低电压源VSS之间，具 有接收驱动信号DS20的输入端Tin以及输出端Tout。电平移位器 21包括P型晶体管210及211、 N型晶体管212及213、以及反相器 214。驱动信号DS20提供至N型晶体管212的控制端(栅极)，且 驱动信号DS20的反相信号提供至N型晶体管213的控制端(栅 极)。透过P型晶体管210及211与N型晶体管212及213所组成的 电路，当驱动信号DS20处于低电平时，电平移位器21根据低电 压源VSS的电压透过输出端Tout产生^氐电平的电压信号VS20; 当驱动信号DS20处于高电平时，电平移位器21根据高电压源 VH的电压透过输出端Tout产生高电平的电压信号VS20，且电压 信号VS20的高电平的电压值高于驱动信号DS20的高电平的电 压值。根据上述，电压信号VS20与驱动信号DS20同相。
电压控制器24包括N型晶体管240及反相器241。 N型晶体管 240的控制端耦接高电压源VCC，其第一端耦接电平移位器21 的输入端Tin,且其第二端产生电压信号VS21。参阅图2， N型 晶体管的第一端透过反相器214与反相器241来耦接输入端Tin。 因此，N型晶体管240的第 一 端接收的信号与驱动信号DS20同 相。在此实施例中，N型晶体管240的控制端为栅极，而根据电流方向，N型晶体管240的第一端与第二端分别是漏极与源极或 者分别是源极与漏极。高电压源VH的电压值大于高电压源VCC 的电压值。由于高电压源VCC持续提供高电压给N型晶体管240 的控制端(栅极)，因此N型晶体管240持续导通。电压信号VS21 的电压电平则依据N型晶体管240的第 一 端的信号改变。因此可 得知，电压信号VS20及VS21同相。
反相器22包括P型晶体管220及N型晶体管221。 P型晶体管 220控制端(栅极)接收电压信号VS20,其第一端(源极)耦 接高电压源VH，且其第二端(漏极)耦接节点N20。 N型晶体 管221的控制端(栅极)接收电压信号VS21，其第一端(漏极) 耦接节点N20,且其第二端(源极)耦接低电压源VSS。 P型晶 体管220及N型晶体管221分别根据电压信号VS20及VS21驱动 而在节点N20产生驱动信号DS22 。
在本发明的实施例中，高电压源VH的电压值大于高电压源 VCC的电压值。假设高电压源VH提供110伏特电压，且高电压 源VCC提供5伏特电压。在反相器22中，电压信号VS20的高电 平的电压值约等于110伏特。另外，由于N型晶体管240的控制 端(栅极)耦接小于高电压源VH( 110V )的高电压源VCC( 5V ), 当电压信号VS21处于高电平时，其电压值(5V-0.7V)小于电 压信号VS20的高电平的电压值。因此，P型晶体管220需具有较 厚的栅极氧化层，而N型晶体管221可以薄的栅极氧化层来形 成。换句话说，N型晶体管221的栅极氧化层的厚度小于P型晶 体管220的栅极氧化层的厚度。
输出驱动器23包括P型晶体管230及N型晶体管231 。 P型晶 体管230的控制端(栅极)接收驱动信号DS22,其第一端(源 极)耦接高电压源VH,且其第二端(漏极)耦接输出节点Nout。 N型晶体管231的控制端(栅极)接收驱动信号DS21，其第一端(漏极)耦接输出节点N0Ut，且其第二端(源极)耦接低电压
源VSS。根据前述，驱动信号DS20传送至电平移位器21,再透 过反相器22,使得驱动信号DS22与驱动信号DS20互为反相。因
此，驱动信号DS22与驱动信号DS21同相。
由于电压信号VS21的高电平电压值较小，因此当N型晶体 管221导通时，其栅-源极电压(Vgs )较小。根据公式/ =尺"(^-刚)2 可得知，流经N型晶体管221的电流较小，使得驱动信号DS22 由高电平转为低电平的时间较长。换句话说，驱动信号DS22的 下降时间长于驱动信号DS21的下降时间。因此，当P型晶体管 230根据驱动信号DS22而由关闭变为导通时，不会瞬间产生流 经P型晶体管230的大电流。
根据本发明实施例，当P型晶体管230与N型晶体管231切换 导通-关闭状态时，驱动信号D S 2 2的下降时间长于驱动信号 DS21的下降时间。因此P型晶体管230与N型晶体管231不会在一 短时间内同时导通，避免了高电流流经输出节点Nout。此外， 由于电压信号VS21的高电平的电压值相对小于高电压源VH的 电压值，因此，N型晶体管221可以薄的栅极氧化层来形成，进 而可节省输出驱动电3各2的面积。
以上所述仅为本发明较佳实施例，然其并非用以限定本发 明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神 和范围内，可在此基础上做进一步的改进和变化，因此本发明 的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下
1:输出驱动电^各
10:分向器
11:电平移位器
12:反相器13:输出驱动器
120:p型晶体管
121:N型晶体管
130:P型晶体管
131:N型晶体管
VH:高电压源
2:输出驱动电路
20:分向器
21:电平移位器
22:反相器
23:输出驱动器
24:电压控制器
210、211: P型晶体管
212、213: N型晶体管
214:反相器
220:P型晶体管
221:N型晶体管
230:P型晶体管
231:N型晶体管
240:N型晶体管
241:反相器
N20:节点
Nout:输出节点
Tin:输入端
Tout:输出端
VCC、VH:高电压源vss{氐电压源。
权利要求
1. 一种输出驱动电路，其特征在于，接收一输入信号，且于一输出节点提供一输出信号，包括一反相器，于一第一节点产生一第一驱动信号，包括一第一P型晶体管，具有接收一第一电压信号的控制端、耦接一第一高电压源的第一端、以及耦接一第一节点的第二端；以及一第一N型晶体管，具有接收一第二电压信号的控制端、耦接该第一节点的第一端、以及耦接一低电压源的第二端；以及一输出驱动器，耦接该反相器，且包括一第二P型晶体管，具有接收该第一驱动信号的控制端、耦接该第一高电压源的第一端、以及耦接该输出节点的第二端；以及一第二N型晶体管，具有接收一第二驱动信号的控制端、耦接该输出节点的第一端、以及耦接该低电压源的第二端；其中，该第一驱动信号的下降时间大于该第二驱动信号的下降时间。
2. 根据权利要求l所述的输出驱动电路，其特征在于，还 包括一分向器，用以接收该输入信号，并根据该输入信号产生 该第二驱动信号及一第三驱动信号；一电平移位器，耦接于该第一高电压源与该低电压源之间， 具有接收该第三驱动信号的输入端、以及输出该第 一 电压信号 的输出端；以及一第三N型晶体管，具有耦接一第二高电压源的控制端、 耦接该电平移位器的输入端的第 一端、以及产生该第二电压信 号的第二端，其中，该第一高电压源的电压值大于该第二高电压源的电压值。
3. 根据权利要求2所述的输出驱动电路，其特征在于，该第二驱动信号与该第三驱动信号互为反相。
4. 根据权利要求2所述的输出驱动电路，其特征在于，还 包括二个反相器，连接于该电平移位器的输入端与该第三N型 晶体管的第一端之间。
5. 根据权利要求2所述的输出驱动电路，其特征在于，该 第 一 高电压源的电压值为1 IO伏特。
6. 根据权利要求2所述的输出驱动电路，其特征在于，该 第二高电压源的电压值为5伏特。
7. 根据权利要求l所述的输出驱动电路，其特征在于，该 第 一驱动信号与该第二驱动信号具有相同相位。
8. 根据权利要求l所述的输出驱动电路，其特征在于，该 第 一 电压信号与该第二电压信号具有相同相位。
9. 根据权利要求l所述的输出驱动电路，其特征在于，该 第一高电压源的电压值为110伏特。
10. 根据权利要求l所述的输出驱动电路，其特征在于，该 第一电压信号的高电平的电压值大于该第二电压信号的高电平 的电压值。
11. 根据权利要求l所述的输出驱动电路，其特征在于，该 第一N型晶体管的栅极氧化层的厚度小于该第一P型晶体管的 栅极氧化层的厚度。
12. —种输出驱动电路，其特征在于，接收一输入信号， 且于一输出节点提供一输出信号，包括一分向器，用以接收该输入信号，并根据该输入信号产生 一第一驱动信号及一第二驱动信号；一电平移位器，耦接于 一 第 一 高电压源与 一低电压源之间，具有接收该第 一 驱动信号的输入端、以及输出 一 第 一 电压信号的输出端；一第一 N型晶体管，具有接收 一 第二高电压源的控制端、 耦接该电平移位器的输入端的第 一端、以及产生 一 第二电压信 号的第二端，其中，该第一高电压源的电压值大于该第二高电 压源的电压值；一第一P型晶体管，具有接收该第 一电压信号的控制端、 耦接该第 一 高电压源的第 一端、以及耦4妻一 第 一节点的第二端；一第二N型晶体管，具有接收该第二电压信号的控制端、 耦接该第一节点的第一端、以及耦接该低电压源的第二端，其 中，该第一节点具有一第三驱动信号；一第二P型晶体管，具有接收该第三驱动信号的控制端、 耦接该第一高电压源的第一端、以及耦接该输出节点的第二端； 以及一第三N型晶体管，具有接收该第二驱动信号的控制端、 耦接该输出节点的第一端、以及耦接该低电压源的第二端。
13. 根据权利要求12所述的输出驱动电路，其特征在于， 还包括二个反相器，连接于该电平移位器的输入端与该第一N 型晶体管的第一端之间。
14. 根据权利要求12所述的输出驱动电路，其特征在于， 该第一驱动信号与该第二驱动信号互为反相。
15. 根据权利要求12所述的输出驱动电路，其特征在于， 该第一电压信号与该第二电压信号具有相同相位。
16. 根据权利要求12所述的输出驱动电路，其特征在于， 该第二驱动信号与该第三驱动信号具有相同相位。
17. 根据权利要求12所述的输出驱动电路，其特征在于， 该第一高电压源的电压值为IIO伏特。
18. 根据权利要求12所述的输出驱动电路，其特征在于， 该第二高电压源的电压值为5伏特。
19. 根据权利要求12所述的输出驱动电路，其特征在于， 该第二N型晶体管的栅极氧化层的厚度小于该第一P型晶体管 的栅极氧化层的厚度。
20. 根据权利要求12所述的输出驱动电路，其特征在于， 该第三驱动信号的下降时间大于该第二驱动信号的下降时间。
21. 根据权利要求12所述的输出驱动电路，其特征在于， 该第一电压信号的高电平的电压值大于该第二电压信号的高电 平的电压值。
全文摘要
本发明提供一种输出驱动电路，于输出节点提供输出信号，且包括反相器以及输出驱动器。反相器的第一P型晶体管及第一N型晶体管串接于第一高电压源与低电压源之间，且分别由第一电压信号与第二电压信号控制，其中，第一P型晶体管的栅极氧化层厚度大于后于第一N型晶体管的栅极氧化层厚度。反相器产生第一驱动信号。输出驱动器的第二P型晶体管及第二N型晶体管耦接于第一高电压源与低电压源之间，串接于输出节点。第二P型晶体管及第二N型晶体管分别由第一驱动信号与第二驱动信号控制，其中，第一驱动信号的下降时间大于第二驱动信号的下降时间。本发明可节省输出驱动电路的面积。
文档编号H03K19/0175GK101483426SQ200810000428
公开日2009年7月15日 申请日期2008年1月10日 优先权日2008年1月10日
发明者詹勋典 申请人:普诚科技股份有限公司