专利名称：数据存取系统与其适应性频率信号控制器的制作方法
技术领域：
本发明涉及一种数据存取系统，特别是涉及应用一种适应性频率信号控制器的数 据存取系统。
背景技术：
数据存取系统在存取一储存媒体时，其控制器会输出一频率信号与一控制信号至 储存媒体，并根据频率信号来读取储存媒体中的数据或是写入数据至储存媒体。但是频率 信号在经过芯片接脚或是导线的时候会产生延迟，且如果这延迟时间过大，就会让控制器 无法正确地读取储存媒体中的数据或是写入数据至储存媒体。目前的一个做法是将储存媒体接收到的频率信号回授给控制器作为一回授频率 信号。但是因为储存媒体与控制器之间就可能因为经过芯片接脚或是导线的时候会产生一 延迟时间tdl，再加上回授给控制器时也是透过芯片接脚输入回授频率信号，也可能产生另 一个延迟时间td2，使得回授频率信号与原先控制器输出的控制信号或数据信号有延迟时 间(tdl+td2)，造成控制器传送给储存媒体的频率信号与原先控制器输出的控制信号或数 据信号会有相位差，如此可能造成控制器对储存媒体的存取错误。另一个做法是会将控制器传送给储存媒体的频率信号，在传送到储存媒体前，回 授至控制器作为一个回授的频率信号，换言之在控制器内部时就将频率信号回授至控制 器。然而这样的回授频率信号还是可能会在经过芯片接脚或是导线的时候会产生一延迟时 间td，造成控制器传送给储存媒体的频率信号与原先控制器输出的控制信号或数据信号会 有相位差，如此可能造成控制器对储存媒体的存取错误。
发明内容
本发明的一实施例为一种数据存取系统，包括一频率产生器、一控制器以及一适 应性频率信号控制器。频率产生器，用以产生不同频率的频率信号并输出一第一频率信号； 控制器，耦接该频率产生器，接收该第一频率信号并输出一控制信号与一数据信号；以及适 应性频率信号控制器，耦接该控制器与该频率产生器，根据该数据信号的一启动位(start bit)对该第一频率信号进行撷取正确相位的动作，以产生一调整信号至该控制器。本发明的另一实施例为一种适应性频率信号控制器，用以输出一频率信号，包括 一多任务器、一 D型触发器以及一比较器。D型触发器，包括一数据输入端，接收一第一频 率信号；一频率信号输入端，接收一数据信号，依据该数据信号的启动位以锁定该第一频率 信号的正确相位；以及一第一输出端，输出一参考相位数据。比较器，接收该参考相位数据， 并与多个预定数据比较，用以输出一选择信号。多任务器，接收多个不同相位的该第一频率 信号，并根据该选择信号输出其中一个特定相位的该调整信号。本发明利用了一适应性频率信号控制器，选择了对应的频率信号，使得储存媒体 存取单元在存取储存媒体时，频率信号与数据信号或控制信号之间的相位可以符合。如此 一来可以避免相位不匹配(match)时，数据信号的写入或读取错误。此外，因为选择了与数据信号或控制信号的相位匹配的频率信号，也增加了存取储存媒体的有效存取时间。
图1为根据本发明的具有适应性频率信号控制器的储存媒体存取系统的一实施 例的示意图；图2为根据本发明的一种适应性频率信号控制器的一实施例的示意图；图3为频率信号CLK1、CLK2、CLK3与CLK4的一波形示意图；图4为图2的适应性频率信号控制器的输出信号的一实施例的示意图；图5为触发器21可能取样到的频率信号CLKBUS的值；图6为根据本发明的一种适应性频率信号控制器的另一实施例的示意图；图7为图6中使能信号EN的一实施例的频率图；图8为根据本发明的一种适应性频率信号控制器的另一实施例的示意图；图9为根据本发明的一种适用于多位数据的适应性频率信号控制器的一实施例 的示意图；图10为根据本发明的一种适用于多位数据的适应性频率信号控制器的另一实施 例的示意图；图11为利用本发明的适应性频率信号控制器调整数据信号的相位的一实施例的 示意图；图12为一频率冲突的示意图；图13为利用本发明的适应性频率信号控制器调整数据信号的相位的另一实施例 的示意图。主要元件符号说明11 储存媒体存取单元12 储存媒体13、101 适应性频率信号控制器14 控制器15 频率产生器21、61、131、132、133 D 型触发器22、62、82 多任务器23、63、83 比较器64 延迟电路65、85 与门66、86 闸通器87 第一级D型触发器81 第二级D型触发器88 第一延迟电路84 第二延迟电路8491 第一适应性频率信号控制器92 第二适应性频率信号控制器
93 第η个适应性频率信号控制器102 第一相位调整电路103 第(η-l)个相位调整电路111 第一 D型触发器112 第二 D型触发器
具体实施例方式下文所讨论的为本发明所揭露的较佳实施例。虽然本说明书在基于本发明的精神 以下列实施例说明，但是并非用以限制本发明为该些实施例。本发明所举的实施例仅用以 为本说明书的举例说明使用，并非用以限制本发明的观点。第1图为根据本发明的具有适应性频率信号控制器的数据(储存媒体)存取系统 的一实施例的示意图。储存媒体存取单元11用以对储存媒体12进行数据写入或读取的动 作。一般来说，储存媒体存取单元11会输出一频率信号CLK与一控制信号CMD至储存媒体 12，并根据控制信号CMD决定此时是将数据写入至储存媒体12还是自储存媒体12读取数 据。储存媒体存取单元11包括一适应性频率控制器13、一控制器14与一频率产生 器15。其中，适应性频率控制器13根据控制器14输出的控制信号CMD与参考数据信号 DATA(也可称为数据信号)决定是否动作。控制器14耦接一频率产生器15，接收来自频率 产生器15输出的频率信号，以输出频率信号CLK与控制信号CMD至储存媒体12 ；在本实施 例中，频率产生器15输出IOOMHz与50MHz的频率信号。在本实施例中，参考数据信号DATA 包括一启动位(start bit)，因此可利用该启动位作为适应性频率控制器13的启动信号， 使该适应性频率控制器13输出一对应的频率信号。在本实施例中，控制器14接收到适应 性频率控制器13输出的频率信号后，直接输出频率信号CLK给储存媒体12。在另一实施例 中，控制器14可对接收到适应性频率控制器13输出的频率信号进行频率或相位的改变，再 输出频率信号CLK给储存媒体12。因此适应性频率控制器13所输出的信号可以是一频率 信号或是一调整信号，其目的都是用以协助控制器13输出正确相位的频率信号CLK。第2图为根据本发明的一种适应性频率信号控制器的一实施例的示意图。适应性 频率信号控制器用以输出一频率信号CLK，包括D型触发器21、多任务器22以及比较器23。 多任务器22接收四个具有相同频率但不同相位的频率信号CLK1、CLK2、CLK3与CLK4，并根 据一选择信号，选择频率信号CLK1、CLK2、CLK3与CLK4中的一个作为频率信号CLK。在本 实施例中，频率信号CLK2落后频率信号CLK190度的相位差、频率信号CLK3落后频率信号 CLK290度的相位差、频率信号CLK4落后频率信号CLK390度的相位差。D型触发器21，包 括一数据输入端、一频率信号输入端与一(数据)输出端。数据输入端接收根据频率信号 CLK1、CLK2、CLK3与CLK4产生的一连续的频率信号CLKBUS。频率信号输入端，接收一参考数 据信号，并透过一数据输出端输出此时D型触发器21锁定(latched)的数据，此一锁定的 数据是为一参考相位数据或是一正确相位的频率信号。在本实施例中，参考数据信号(Data Bus)具有一启动位(start bit)，因此可利用该启动位作为D型触发器21的启动(触发) 信号(trigger)，使该D型触发器21输出锁定的数据。比较器23，接收D型触发器21的输 出数据，并与多个预定数据比较，根据比较结果输出选择信号。
为更清楚说明前述的频率信号CLKBUS，请参考第3图。第3图为频率信号CLK1、 CLK2、CLK3与CLK4的一波形示意图。在时间周期Tl时，此时对应频率信号CLK4、CLK3、 CLK2与CLKl的逻辑准位为[1001]，因此对应的频率信号CLKBUS为0x9。在时间周期T2 时，此时对应频率信号CLK4、CLK3、CLK2与CLKl的逻辑准位为W011]，因此对应的频率信 号CLKBUS为0x3。在时间周期T3时，此时对应频率信号CLK4、CLK3、CLK32与CLKl的逻辑 准位为
，因此对应的频率信号CLKBUS为0x6。在时间周期T4时，此时对应频率信号 CLK4、CLK3、CLK2与CLKl的逻辑准位为[1100]，因此对应的频率信号CLKBUS为OxC。由上 述可知，比较器23会储存有0x9、0x3、0x6与OxC的资料，并根据D型触发器21的输出数据 可以判断频率信号CLK1、CLK2、CLK3与CLK4的状态。比较器23如何根据D型触发器21的 输出数据来输出选择信号，控制多任务器22输出正确的频率信号，请参考第4图。第4图为第2图的适应性频率信号控制器的输出信号的一实施例的示意图。在本 实例中，参考数据信号为要写入一储存媒体或自一储存媒体读取的数据，且该数据在被写 入或读取时，会先被下拉至逻辑准位0 —段时间。因此D型触发器21会在侦测到参考数据 信号被下拉至逻辑准位0，也就是在下降边缘(falling edge)时触发，使得D型触发器21 取得此时的频率信号CLKBUS。在第4图中，D型触发器21取得的频率信号CLKBUS的值为 6 ；因此D型触发器21输出的数据FF_Q的值也为6。在第4图实施例中，因为取样点的位 置位于频率信号CLK2与CLK3的上升边缘之间，为避免直接以CLK2或CLK3频率输出所会 造成的影响，如不稳及干扰的现象，因此比较器23输出的选择信号为CLK1，用以控制多任 务器22输出频率信号CLKl作为输出频率信号CLK。在第4图的波形示意图中，若取样点的位置位于频率信号CLK1、CLK2、CLK3或CLK4 的转态区间(transition edge)，也就是位于频率信号CLK1、CLK2、CLK3或CLK4的上升边缘 或下降边缘，则可能发生D型触发器21取得的频率信号CLKBUS的值不是原先预定的0x9、 0xC、0x6与0x3中的一个。请参考第5图。第5图为D型触发器21可能取样到的频率信号 CLKBUS的值。在CLKBUS的值由0x9转变为0x3时，可能取样到的错误值为OxB与0x1。这 是因为从[1001]转变为W011]时，理论上只有两个位会被转换，但是若是取样在转态区间 时，可能会取样到[1011]或
，因此可能取样到的错误值就会变成OxB与0x1。同理，在CLKBUS的值由0x3转变为0x6时，可能取样到的错误值为0x7与0x2。在 CLKBUS的值由0x6转变为OxC时，可能取样到的错误值为OxE与0x4。在CLKBUS的值由 OxC转变为0x9时，可能取样到的错误值为OxD与0x8。在此实施例中，由于可能取样到的 错误值并没有重复，因此本发明会设定当取样到的CLKBUS值为上述错误值时，D型触发器 21输出的值为前一个CLKBUS的值。举例来说，若取样到的错误值为OxB与0x1，则D型触 发器21输出的值为0x9。因此即可避免因取样点的位置位于频率信号的转态区间，而可能 发生的错误的取样状况。第6图为根据本发明的一种适应性频率信号控制器的另一实施例的示意图。在本 实施例中，使用了闸通器(gated cell)66，用以避免不同相位的频率信号在切换时的短暂 干扰(glitch)。适应性频率信号控制器60用以输出一目标频率信号Clock，包括D型触发 器61、多任务器62、比较器63、延迟电路64、与门65以与门通器66。多任务器62接收四个 具有相同频率但不同相位的频率信号CLK1、CLK2、CLK3与CLK4，并根据一选择信号Ssel，选 择频率信号CLK1、CLK2、CLK3与CLK4中的一个作为频率信号CLK。在本实施例中，频率信
7号CLK2落后频率信号CLK190度的相位差、频率信号CLK3落后频率信号CLK290度的相位 差、频率信号CLK4落后频率信号CLK390度的相位差。D型触发器61，包括一数据输入端、一频率信号输入端与一数据输出端。数据输入 端接收根据频率信号CLK1、CLK2、CLK3与CLK4产生的一频率信号CLKBUS。频率信号输入 端，接收一参考数据信号，并透过一数据输出端输出此时D型触发器61锁定的数据。在本 实施例中，参考数据信号具有一启动位(start bit)，因此可利用该启动位作为D型触发器 61的启动信号，使该D型触发器61输出锁定的数据。比较器63，接收D型触发器61的输 出数据，并与多个预定数据比较，根据比较结果输出选择信号Ssel。比较器63输出的选择信号Ssel也会同时传送到延迟电路64与与门65。延迟电 路64会延迟一预定时间，如0. 5ns，再将延迟后选择信号Ssel传送给与门65，用以产生使 能信号EN。请参考第7图的频率图。71a、71b、71c与71d指出的就是D型触发器61输出 的频率信号CLKBUS在转变时可能出现的短暂干扰(glitch)。如果单以D型触发器61输出 的频率信号CLKBUS做为使能信号EN的产生依据，那在这些短暂干扰的区间就会可能会造 成使能信号EN的错误。因此，利用延迟电路64与与门65来产生的使能信号EN则不会出 现这样的问题。当闸通器66接收到使能信号EN时，才会将接收到的频率信号CLK输出，用 以做为适应性频率信号控制器60的目标频率信号Clock。利用闸通器66也可以消除多任 务器输出的频率信号CLK可能出现的短暂干扰(glitch)。第8图为根据本发明的一种适应性频率信号控制器的另一实施例的示意图。适应 性频率信号控制器80用以输出一目标频率信号Clock，包括第一级D型触发器87、第二级 D型触发器81、多任务器82、比较器83、第一延迟电路88、第二延迟电路84、与门85以与闸 通器86。多任务器82接收四个具有相同频率但不同相位的频率信号CLK1、CLK2、CLK3与 CLK4，并根据一选择信号Ssel，选择频率信号CLK1、CLK2、CLK3与CLK4中的一个作为频率 信号CLK。在本实施例中，频率信号CLK2落后频率信号CLK190度的相位差、频率信号CLK3 落后频率信号CLK290度的相位差、频率信号CLK4落后频率信号CLK390度的相位差。虽然 本实施例是以4个频率信号为例说明，但不将本发明以此为限。多任务器82可以接收大于 4个或小于4个的频率信号，且连续的两个频率信号的相位差也不以90度为限，本技术领 域的普通技术人员当可根据需求调整连续的两个频率信号的相位差为30度、60度或其它 相位差。此外，频率信号CLK1、CLK2、CLK3与CLK4可以透过相位锁定回路(phase locked loop)、振荡器(oscillator)、石英振荡器(crystal oscillator)或是多条延迟线(delay lines)所产生。第一级D型触发器87包括一数据输入端、一频率信号输入端与一数据输出端。频 率信号输入端接收根据频率信号CLK1、CLK2、CLK3与CLK4产生的一频率信号CLKBUS。数 据输入端，接收一参考数据信号，并透过一数据输出端输出此时第一级D型触发器87锁定 的数据。在本实施例中，参考数据信号具有一启动位(start bit)，因此可利用该启动位作 为第一级D型触发器87的启动信号，使该第一级D型触发器87输出锁定的数据。第一延 迟电路88会将参考数据延迟一预定时间，如2ns，再传送给第二级D型触发器81。第二级D型触发器81，包括一数据输入端、一频率信号输入端与一数据输出端。数 据输入端接收第一级D型触发器87的输出数据。频率信号输入端则用以接收延迟后的参 考数据信号，并透过一数据输出端输出此时第二级D型触发器81锁定的数据。比较器83
8接收第二级D型触发器81的输出数据，并与多个预定数据比较，根据比较结果输出选择信 号Ssel。比较器63输出的选择信号Ssel也会同时传送到第二延迟电路84与与门85。第 二延迟电路84会延迟一预定时间，如0. 5ns，再将延迟后选择信号Ssel传送给与门85，用 以产生使能信号EN。当闸通器86接收到使能信号EN时，才会将接收到的频率信号CLK输 出，用以做为适应性频率信号控制器80的目标频率信号Clock。在前面叙述中，都是以一个位的参考数据信号，也就是数据信号，为例说明。如果 数据信号是多个位的数据，则可以有第9图或第10图的方式来产生对应的频率信号。第9 图为根据本发明的一种适用于多位数据的适应性频率信号控制器的一实施例的示意图。在 本实施例中，数据信号DATABUS具有η个位，因此可以透过η个如前述的适应性频率信号控 制器，针对个别的1位数据产生对应的频率信号。如第1个位的数据透过第一适应性频率 信号控制器91产生频率信号clock 0，第2个位的数据透过第二适应性频率信号控制器92 产生频率信号clock 1，第η个位的数据透过第η个适应性频率信号控制器93产生频率信 号clockOi-l)。第一适应性频率信号控制器91、第二适应性频率信号控制器92与第η个 适应性频率信号控制器93的详细说明可以参考第2、6或8图中的适应性频率信号控制器。第10图为根据本发明的一种适用于多位数据的适应性频率信号控制器的另一 实施例的示意图。在本实施例中，利用适应性频率信号控制器101产生对应于数据信号 DATABUS中的一个基准位，如第1个位，的频率信号clock 0，接着透过相位调整电路，根据 DATABUS中的其它位与基准位的相位差，调整频率信号clock 0的相位差以产生对应的频 率信号。如第一相位调整电路102根据DATABUS中第2个位与第1个位的相位差，调整频 率信号clock 0的相位差以产生频率信号clock 1。第(n-1)个相位调整电路103根据 DATABUS中第η个位与第1个位的相位差，调整频率信号clock 0的相位差以产生频率信号 clock (η-1) 。第11图为利用本发明的适应性频率信号控制器调整数据信号的相位的一实施例 的示意图。第一 D型触发器111接收一输入数据信号，并根据适应性频率信号控制器输出 的频率信号CLK_ATC调整输入数据信号的相位。第二 D型触发器112接收第一 D型触发器 111的输出数据，并藉由一内部频率信号CLK_internal触发，输出所需的频率信号。但如果 内部频率信号CLKjnternal与适应性频率信号控制器输出的频率信号CLK_ATC具有一特 定关系，如倍数关系，则可能会造成第二 D型触发器112有频率冲突(timing violation) 的情形。请参考第12图。第12图为一频率冲突的示意图。在第12图中，内部频率信号 CLK_internal的频率是适应性频率信号控制器输出的频率信号CLKl CLK4的两倍。以 上缘触发为例说明，从图上可以发现，如果适应性频率信号控制器输出的频率信号为CLKl 与CLK3的两倍时，频率信号CLKl与CLK3的转态点(transition point)是接近内部频率 信号CLKjnternal的上升边缘，如此就可能造成下一级的D型触发器有频率冲突(timing violation)的情形。为解决上述问题，请参考第13图。第13图为利用本发明的适应性频率信号控制 器调整数据信号的相位的另一实施例的示意图。在本实施例中，利用D型触发器132调整 D型触发器131输出数据的相位，使得D型触发器133在使用内部频率信号CLKjnternal 的时候不会产生频率冲突的问题。在本实施例中，内部频率信号CLK_internal的频率是适应性频率信号控制器输出的频率信号CLK_ATC的两倍，因此D型触发器132使用适应性频 率信号控制器输出的频率信号CLK2或CLK4来调整D型触发器131输出数据的相位，其中 频率信号CLK2或CLK4与D型触发器131输出数据的相位具有90度的相位差。综合上述，本发明利用了一适应性频率信号控制器，选择了对应的频率信号，使得 储存媒体存取单元在存取储存媒体时，频率信号与数据信号或控制信号之间的相位可以符 合。如此一来可以避免相位不匹配(match)时，数据信号的写入或读取错误。此外，因为选 择了与数据信号或控制信号的相位匹配的频率信号，也增加了存取储存媒体的有效存取时 间。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域的 普通技术人员，在不脱离本发明的精神和范围内，当可作些许得更动与润饰，因此本发明的 保护范围当以权利要去所界定的为准。
权利要求
一种数据存取系统，其特征在于，包括一频率产生器，用以产生不同频率的频率信号并输出一第一频率信号；一控制器，耦接所述频率产生器，接收所述第一频率信号并输出一控制信号与一数据信号；以及一适应性频率信号控制器，耦接所述控制器与所述频率产生器，根据所述数据信号的一启动位对所述第一频率信号进行撷取正确相位的动作，以产生一调整信号至该控制器。
2.如权利要求1所述的数据存取系统，其特征在于，还包含一第二适应性频率信号控 制器，其耦接所述控制器与所述频率产生器，根据所述数据信号的一启动位进行锁定所述 频率产生器所产生的频率信号正确相位，以产生一第二调整信号至所述控制器。
3.如权利要求1所述的数据存取系统，其特征在于，其中所述调整信号使所述控制器 输出正确的所述第一频率信号。
4.如权利要求1所述的数据存取系统，其特征在于，其中所述适应性频率信号控制器 还包括一第一 D型触发器，包括一数据输入端，接收所述第一频率信号；一频率信号输入端，接收所述数据信号，依据所述数据信号的启动位以锁定所述第一 频率信号的正确相位；以及一第一输出端，输出一参考相位数据；一比较器，接收所述参考相位数据，并与多个预定数据比较，用以输出一选择信号； 一多任务器，接收多个不同相位的所述第一频率信号，并根据所述选择信号输出其中 一个特定相位的所述调整信号。
5.如权利要求4所述的数据存取系统，其特征在于，其中所述适应性频率信号控制器 还包括一第二延迟电路，耦接所述比较器，接收并延迟所述选择信号以产生一延迟选择信号；一与门，连接所述第二延迟电路，接收所述选择信号与所述延迟选择信号，用以输出一 使能信号；以及一闸通器，耦接该多任务器与该与门，根据所述使能信号决定输出该调整信号。
6.如权利要求5所述的数据存取系统，其特征在于，其中所述适应性频率信号控制器 还包括一第一延迟电路，接收并延迟所述数据信号以产生一延迟数据信号； 一第二 D型触发器，耦接在所述第一 D型触发器与所述比较器之间，包括 一第二数据输入端，接收所述参考相位数据；一第二频率信号输入端，接收所述延迟数据信号，并透过一第二输出端输出一第二参 考相位数据至所述比较器，其中所述比较器，接收所述第二参考相位数据，并与所述些预定 数据比较，用以输出所述选择信号。
7.—种适应性频率信号控制器，用以输出一频率信号，其特征在于，包括 一第一 D型触发器，包括一数据输入端，接收一第一频率信号；一频率信号输入端，接收一数据信号，依据所述数据信号的启动位以锁定所述第一频 率信号的正确相位；以及一第一输出端，输出一参考相位数据；一比较器，接收所述参考相位数据，并与多个预定数据比较，用以输出一选择信号； 一多任务器，接收多个不同相位的所述第一频率信号，并根据所述选择信号输出其中 一个特定相位的所述调整信号。
8.如权利要求7所述的适应性频率信号控制器，其特征在于，还包括 一第二延迟电路，接收并延迟所述选择信号以产生一延迟选择信号； 一与门，接收所述选择信号与所述延迟选择信号，用以输出使能信号；以及 一闸通器，耦接所述多任务器，根据一使能信号决定输出所述频率信号。
9.如权利要求8所述的适应性频率信号控制器，其特征在于，还包括 一第一延迟电路，接收并延迟所述参考数据信号以产生一延迟参考数据信号； 一第二 D型触发器，耦接在所述第一 D型触发器与所述比较器之间，包括一第二数据输入端，接收所述参考相位数据；一第二频率信号输入端，接收所述延迟参考数据信号，并透过一第二数据输出端输出 一第二参考相位数据至所述比较器，其中所述比较器，接收所述第二参考相位数据，并与所 述些预定数据比较，用以输出所述选择信号。
全文摘要
本发明的一实施例为一种数据存取系统与其适应性频率信号控制器，该适应性频率信号控制器用以输出一频率信号，包括一多任务器、一D型触发器以及一比较器。多任务器，接收多个具有相同频率但不同相位的输入频率信号，并根据一选择信号输出该频率信号。D型触发器，包括一数据输入端、一频率信号输入端以及一数据输出端。数据输入端用以接收该些输入频率信号的一频率信号。频率信号输入端，接收一参考数据信号，并透过数据输出端输出一锁定(latched)数据。比较器，接收该锁定数据，并与多个预定数据比较，用以输出该选择信号。
文档编号H03K23/58GK101930790SQ20091015004
公开日2010年12月29日 申请日期2009年6月26日 优先权日2009年6月26日
发明者纪宜志, 黄在田 申请人:扬智科技股份有限公司