专利名称：信号复原电路、等待时间调整电路、存储器控制器、处理器、计算机、信号复原方法以及等 ...的制作方法
技术领域：
本发明涉及对信号进行复原的电路，例如涉及在根据具有相位变动的接收信号来 进行发送侧信号的复原、脉冲信号的脉冲宽度的复原等信号处理中使用的信号复原电路、 等待时间(latency)调整电路、存储器控制器、处理器、计算机、信号复原方法以及等待时间 调整方法。
背景技术：
在接收到伴随着相位变动的信号的情况下，当根据该接收信号对发送侧的信号进 行复原时可使用信号复原电路。例如，有DDR存储器接口电路。DDR (Double Data Rate) 存储器是在时钟(CK)信号的正沿与负沿双方进行数据的输入输出，以时钟频率的2倍的数 据传输率来进行数据传输的存储器。在这样的存储器中，从存储器控制器将内部CK信号发送给DMM (Dual Inline Memory Module)。DIMM根据该CK信号生成数据选通(DQS)信号，并将该DQS信号与数据 (DQ)信号一同向存储器控制器送出。在存储器控制器侧接收这些DQS信号以及DQ信号，利 用DQS信号重定时DQ信号，进而转换成内部时钟。此时，为了通过接收点的锁存电路可靠 地接收数据信号，需要内部CK信号与接收数据信号的定时关系处于一定范围内。关于该存储器控制器的信号复原，公知有一种在存储器控制器内生成与参照时钟 不同的时钟相位，来使数据选通信号延迟的技术(专利文献1)。公知有一种通过生成使数据选通信号延迟的第1以及第2定时信号，并选择性地 使用这两个定时信号，来避免信号不定状态的技术(专利文献2)。公知有一种在存储器控制器中，在数据选通信号的变化沿获取读出数据的技术 (专利文献3)。公知有一种测定数据选通信号与读取时钟的相位差，按照该相位差调整时钟信号 的延迟时间，与该时钟信号同步地获取数据信号的技术(专利文献4)。公知有一种在从存储器读出数据的情况下，使锁存数据的时钟的相位位移的技术 (专利文献5)。公知有将存储器的读出数据与写入数据进行比较，按照两者一致的方式来决定读 出时钟的相位(专利文献6)、决定数据选通信号的相位量(专利文献7)、按照一致的方式决 定写入定时的技术(专利文献8)。关于数据再生，公知有一种当根据数据的上升沿、下降沿的检测脉冲再生脉冲宽 度时，使用FIFO (First-in First-out)的技术(专利文献9)。日本特表2007 — 536773号公报 日本特开2006 — 107352号公报 日本特开平11 - 25029号公报 日本特开2008 - 71018号公报
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专利文献6日本特开2003 — 50739号公报
专利文献7日本特开2003 — 99321号公报
专利文献8日本特开平11 一 167515号公报
专利文献9日本特开平7 — 169058号公报
由于温度变化、路径的不同等，会在信号传送中产生各种延迟。在对这样的信号延
迟进行修复的情况下，有时时期性的修正会使原信号与接收信号不同。这样的信号的不同 有时成为有损动作可靠性的原因，例如在从存储器接收到的数据与原数据不同的情况下， 存在有损数据处理可靠性的情況。
发明内容
鉴于此，本申请的信号复原电路、等待时间调整电路、存储器控制器、处理器、计算 机、信号复原方法以及等待时间调整方法的目的在于信号复原等信号处理。为了实现上述目的，本申请的信号复原电路具备存储部和存储控制部。上述存储 部能够按输入顺序排列存储输入信号，并按排列顺序读出上述输入信号。上述存储控制部 利用上述输入信号的延迟信息对上述存储部中的上述输入信号从输入到输出为止的延迟 时间进行控制。为了实现上述目的，本申请的等待时间调整电路或者存储器控制器具备上述信号 复原电路。本申请的处理器具备上述信号复原电路或者存储器控制器。另外，本申请的计 算机具备上述信号复原电路、存储器控制器或者处理器。为了实现上述目的，本申请的信号复原方法包括第I步骤和第2步骤。在上述第 I步骤中，向能够按输入顺序排列存储输入信号并按排列顺序读出上述输入信号的存储部 中，按上述输入顺序存储上述输入信号。在上述第2步骤中，利用上述输入信号的延迟信息 对上述存储部中的上述输入信号从输入到输出为止的延迟时间进行控制。另外，为了实现上述目的，本申请的等待时间调整方法包括上述信号复原方法。根据本申请的信号复原电路、等待时间调整电路、存储器控制器、处理器、计算机、 信号复原方法以及等待时间调整方法，能够获得如下所述的效果。(I)因为基于输入信号中附帯的延迟信息，对将输入信号按输入顺序存储并读出 的存储部中的从输入到输出为止的延迟时间进行控制，所以能够利用输入信号和延迟信息 来进行信号复原等信号处理。(2)在输入信号是数据脉冲信号的情况下，能够进行可使复原后的信号的脉冲宽 度固定等的信号复原、等待时间调整。而且，通过參照附图以及各实施方式，能够进一歩明确本发明的其他目的、特征以 及优点。
图I是表示第I实施方式涉及的信号复原电路的ー个例子的图。图2是表不信号复原动作的时间图。图3是表示信号复原处理步骤的一个例子的流程图。
图4是表示第2实施方式涉及的信号复原电路的一个例子的图。图5是表示信号复原处理的一个例子的图。图6是表示第3实施方式涉及的、具备信号复原电路的存储器控制器以及存储器 的一个例子的图。图7是表不第4实施方式涉及的信号复原电路的一个例子的图。图8是表示信号复原电路的构成例的图。图9是表示信号复原处理的一个例子的图。图10是表示信号复原处理的一个例子的图。图11是表示信号复原处理的一个例子的图。图12是表示第5实施方式涉及的等待时间调整电路的一个例子的图。图13是表示DMM接口部的一个例子的图。图14是表示等待时间调整的处理步骤的一个例子的流程图。图15是表示读取等待时间(read latency)调整前的状态的图。图16是表不读取等待时间调整后的状态的图。图17是表不读取等待时间调整如的另一状态的图。图18是表不读取等待时间调整后的另一状态的图。图19是表示读取值与设定值的对应表的图。图20是表示读取值与设定值的对应表的图。图21是表示第6实施方式涉及的等待时间调整电路的一个例子的图。图22是表示第7实施方式涉及的等待时间调整电路的一个例子的图。图23是表示其他实施方式涉及的处理器以及存储器的一个例子的图。图24是表示其他实施方式涉及的计算机的一个例子的图。图25是表示包含时钟树部和信号接收部的存储器控制器以及DMM的比较例的 图。图26是表示电路的延迟偏差的验算例的图。图27是表示DIMM的时钟布线方式的图。图28是表示DI丽的其他时钟布线方式的图。
具体实施例方式〔第1实施方式〕第1实施方式是本申请的信号复原电路的基本构成。即，在该信号复原电路中，作 为基本构成，具备存储部和存储控制部。参照图1以及图2对该第1实施方式进行说明。图1是表示第1实施方式涉及的 信号复原电路的一个例子的图，图2是表示信号复原动作的一个例子的时间图。图1所示 的构成只是一个例子，本发明并不限定于该构成。该信号复原电路2A是本申请的信号复原电路的一个例子，是根据具有相位变动 的信号对原信号的脉冲宽度等的信号方式进行复原的单元。鉴于此，如图1所示，该信号复 原电路2A中具备存储部4和存储控制部6。存储部4是输入信号IN的存储单元，能够按输入顺序排列存储输入信号IN，并按fM mi iti$éAíf^ INo4 ^-#^Jatl^>h#M7n#4U42>43......4N,M#Pê>l#7fc: AEft H^(f￡f ) 5fclXitiEft7j ^>BP FIFO (First-in First-out) | Jj^0
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#M 4 HXRM 5 H 2filBjf o 42信号复原电路的构成例的图，图5是表不信号复原处理的图。在图4中,对于图1相同的部 分赋予相同的附图标记。在该信号复原电路2B中，存储部4中设置有16组触发器(FF) 401,402,403…… 416，存储控制部6中设置有选择器部8。该选择器部8中与FF401、402、403……416对应 地设置有15组选择器801、802、803......815。该情况下，各选择器801、802、803......815的一方的输入被施加输入信号IN,各选
择器801,802,803……815的另一方的输入被施加对应的FF401、402、403……416的输出。 在该实施方式的情况下，FF401的数据输入被施加了 “0”。而且，FF402的数据输入被施加 了选择器801的输出，FF403的数据输入被施加了选择器802的输出，FF404的数据输入被 施加了选择器803的输出。FF405的数据输入被施加了选择器804的输出，FF406的数据输 入被施加了选择器805的输出，FF407的数据输入被施加了选择器806的输出。FF408的数 据输入被施加了选择器807的输出，FF409的数据输入被施加了选择器808的输出，FF410 的数据输入被施加了选择器809的输出。FF411的数据输入被施加了选择器810的输出， FF412的数据输入被施加了选择器811的输出，FF413的数据输入被施加了选择器812的输 出。同样地，FF414的数据输入被施加了选择器813的输出，FF415的数据输入被施加了选 择器814的输出，FF416的数据输入被施加了选择器815的输出。各选择器801、802、803……815的控制输入被施加了对应的延迟信号Di。各 FF401、402、403……416的时钟输入部被共通地施加时钟(CLK)信号，FF动作基于CLK信号 而同步。从FF416取出输出信号OUT。对于该信号复原电路2B，各选择器801、802、803......815在控制为真的情况下选
择输入信号IN。该选择输出被输入给存储部4侧的FF401、402、403……416。若延迟信号Di 为一定值，则构成按输入顺序获取输入信号IN,并使该输入信号IN延迟而将其作为输出信 号OUT输出的FIFO。当延迟信号Di发生了变化时，选择输入信号IN的输入位置的FF401、 402,403……416，使其位置前后颠倒。在该实施方式中，由16组FF401、402、403……416构 成，输入信号IN以及输出信号OUT为16位，输入信号IN被输入给相邻的2位的FF。存储部4中存储有处理表10A (图5)输入信号IN，可获得输出信号OUT。处理表 10A中如图5所示，有处理编号栏12、输入信号栏14、延迟信号栏16、存储部4的写入位置 (FIFO内信号写入位置)栏18、输出信号栏20。处理编号栏12中作为表示处理步骤的编号
而例示了 0 45。输入信号栏14中例示了输入信号IN = X、A、B......。存储部4的写入位
置栏 18 中设定了 FF401 = —8，FF402 = — 7，FF403 = — 6，FF404 = — 5，FF405 = — 4， FF406 = — 3，FF407 = — 2，FF408 = — 1，FF409 = 0，FF410 = 1，FF411 = 2，FF412 = 3， FF413 = 4，FF414 = 5，FF415 = 6，FF416 = 7的位置。各位置中保存输入信号IN = 0，X、 A、B……，0是没有输入的状态。而且，输出信号栏20中例示了输出信号OUT = X、A、B……。 在处理表10A中，处理编号0 45随着时间经过而推移。输入信号IN按处理表10A的各单元格的每1行前进1个时钟量。该情况下，针对 存储部4的输入信号IN同一信号被重复输入两次。该同一信号表不了 2位(bit)量的“A, A”、“B，B”、“C，C”……。鉴于此，在输入信号IN延迟的情况下，输入信号IN延伸1个时钟 量，延迟信号Di的值在第3位增加1 (例如处理编号为15、18的情况)。另外，在输入信号 IN超前的情况下，输入信号IN缩减1个时钟量，延迟信号Di的值在下一输入信号中减少1(例如处理编号为25、26、35、40的情况)。在这样的输入输出方式中，在存储部4的写入以及读出下的FIFO动作中使上段侧 的输入信号IN向右位移，“延迟信号Di”与“延迟信号Di - 1”的位置被输入输入信号IN。 在图5中，粗线框包围部22的单元格部分表示该输入信号IN，其位置对应于延迟信号Di而 变化。S卩，基于延迟信号Di的不同被输入到输入信号IN的排列不同的位置，输入信号IN 的排列被变更。而且，在该实施方式中，输出信号OUT被从存储部4中构成的FIFO的第7段FF416 取出。因此，生成对应于延迟信号Di而被时间控制的输出信号OUT作为复原信号。另外，由于将输入信号IN同时输入给FF的相邻的2位，所以即使在输入信号IN 的宽度、数据宽度窄的情况下，例如处理编号为25、28 (图5)的情况下，也能提高信号的复 原精度。该情况下，通过上述处理可靠地消除能够只对1位输入时输出波形不能复原这一 不良情况。〔第3实施方式〕第3实施方式是上述的信号复原电路被设置于存储器控制器的构成例。参照图6对该第3实施方式进行说明。图6是表示具备信号复原电路的存储器控 制器与存储器的图。在图6中，对与图1以及图4相同的部分赋予相同的附图标记。该信号复原电路2C是本申请的信号复原电路的一个例子，是对DMM(Dual Inline Memory Module)26的数据信号进行复原的信号复原单元。该信号复原电路2C被设置于存 储器控制器24A。存储器控制器24A是控制对DIMM26的数据写入、读出的单元。DIMM26是 数据源且是信号源的一个例子。在该信号复原电路2C中，具备数据信号的接收功能和信号复原功能，如图6所示， 具备存储部4、存储控制部6、信号接收部28。存储部4以及存储控制部6如在第1实施方 式中叙述那样，其构成例如为第2实施方式的构成。信号接收部28根据CLK信号生成CK信号并将其发送给DI丽26，接收DI丽26根据 CK信号生成的作为相位基准信号的数据选通(DQS)信号、数据(DQ)信号。DIMM26是存储器 件的一个例子。另外，在信号接收部28中使用DQS信号对DQ信号进行重定时，进而转换成 内部时钟。鉴于此，信号接收部28具备时钟生成部30、时钟输出部32、相位设定部34、第 一相位延迟部36、相位检测部38、第二相位延迟部50、选择器52、数据保持部54。由相位检 测部38构成延迟信息的检测以及产生单元，由时钟生成部30、第一相位延迟部36、第二相 位延迟部50构成延迟控制部。时钟生成部30利用LSI内部时钟电路部(例如图25的时钟树部306)对生成的CLK 信号进行分频，生成多相的CLK信号。在该实施方式中，例如对2〔GHz〕的CLK信号进行4 分频，得到500 (MHz)的CLK信号，生成了 0度、90度、180度、270度这4相的CLK信号。时钟输出部32从时钟生成部30接收270度的CLK信号，生成CK信号并将其向 DMM26输出。在从DMM26读出数据的情况下，DMM26利用从信号接收部28接收到的CK 信号来生成DQS信号，并生成与该DQS信号同步的DQ信号。DQS信号以及DQ信号为同相。相位设定部34是对DQS信号以及DQ信号设定规定的相位(90度)的相位位移的 单元。鉴于此，该相位设定部34在DQS信号侧例如具备输入缓冲器、延迟电路、变频器等， 在DQ信号侧例如具备输入缓冲器、延迟电路、FF等。
第一相位延迟部36是作为以规定相位差为单位的延迟量，例如使DQS信号的相位 在小于90度的范围延迟的单元，并且是对DQ信号实施相位延迟的单元。鉴于此，该相位延 迟部36具备可变延迟电路，接收延迟信号(DQPHASE)，对DQS信号设定小于延迟能力的极限 值、即90度的延迟量。相位检测部38将由时钟生成部30生成的CLK信号、与来自相位延迟部16的DQS 信号进行比较来检测相位差，作为表示该相位差的信息而输出DQPHASE信号。DQPHASE信号 是表示DQS信号的延迟量的信息信号，作为延迟信息被从信号接收部28输出，并且被施加 给相位延迟部36以及时钟生成部30。在时钟生成部30中，DQPHASE信号是CLK信号的选
择信息。第二相位延迟部50是作为以规定相位差为单位的延迟量,例如以90度为单位使 DQS信号的相位延迟的单元。鉴于此，该相位延迟部50从时钟生成部30接收CLK信号，得 到相位延迟了以规定相位差为单位的延迟量而得到的DQ信号。选择器52是选择相位延迟部50的多个输出的单元。该选择器52接收由时钟生 成部30生成的CLK信号，将其用作选择信息，交替地选择DQ信号和反转DQ信号。数据保持部54是由选择器52选择的DQ信号或者反转DQ信号的保持单元，并且 是时钟转换单元。鉴于此,从时钟生成部30的输入侧对该数据保持部54施加由LSI内部 时钟电路部施加的基准CLK信号。在数据保持部54中，与该基准CLK信号同步地保持DQ 信号或者反转DQ信号，将时钟转换成基准CLK信号，输出DQ信号或者反转DQ信号(以下简 称为“DQ信号”)。然后，来自数据保持部54的DQ信号被施加给存储控制部6，成为存储部4的输入 信号IN。另外，由相位检测部38获得的DQPHASE信号作为存储控制信息被施加给存储控制 部6。鉴于此，根据由这样的信号复原电路2C生成的DQ信号进行接收数据脉冲宽度的 再生如下所述。DQ信号中的接收数据的相位根据电源电压、装置温度等环境因素而变动。因此， 在被转换成内部时钟之后，接收数据也同样变动。在信号接收部28中，可看作DQ信号通 过内部时钟信号而被标准化。但是，转换成内部时钟相位的接收数据使其获取时钟适时 (timely)超前或延迟，在该影响下，脉冲宽度在切换时钟的同时变窄或变宽1个时钟宽度 量(=tCK / 4 = 4相时钟的相间延迟差量)。鉴于此，在该信号复原电路2C中，由存储部4以及存储控制部6构成DQ信号(输 入信号IN)的延迟控制部，实现对数据的脉冲宽度进行再生的处理。存储部4为了吸收数 据的延迟偏差而具备足够的FIFO功能，根据DQPHASE信号所具有的延迟量，使在由存储部4 构成的FIFO中通过的延迟时间增加或者减少。由此，将由信号接收部28输出的接收信号、 即DQ信号的延迟保持固定，并且再生数据脉冲宽度。对该信号复原处理更具体地进行叙述。在DQPHASE信号所具有的延迟量变大的情 况下(=时钟转换用的延迟大时)，只要相应地尽快通过FIFO即可。另外，若DQPHASE信号 所具有的延迟量变小，则只要慢慢地通过FIFO即可。通过这样的延迟的增加或者减少，输 出数据相位被保持固定。另外，脉冲宽度的再生如下所述。数据的脉冲宽度变窄的情况是接收数据的相位提前的情况，这种情况需要在构成FIFO的存储部4中使通过的延迟时间増加。另外，数据 的脉冲宽度变宽的情况是接收数据的相位推后的情况，需要在构成FIFO的存储部4中使通 过的延迟时间減少。而且，为了应对将变窄后的数据的脉冲宽度增宽，数据向FIFO输入的方法如第I 以及第2实施方式中详细叙述那样。即，只要对相邻的2位的锁存单元、即FF (图4、图5) 同时输入输入信号IN即可，由此，能够消除变更了 FIFO的段数时的数据不定(数据消失)。根据该实施方式，数据脉冲宽度总是固定，可生成信号复原电路2C的输出信号 0UT，其成为稳定的接收信号。即，能够忠实地复原原数据信号。〔第4实施方式〕第4实施方式是对延迟信息附加补偿(offset)信息来进行存储控制的构成、即是 对第I、第2或者第3实施方式附加补偿信息来进行控制的构成。參照图7、图8、图9、图10以及图11对该第4实施方式进行说明。图7是表示第 4实施方式涉及的信号复原电路的ー个例子的图，图8是表示作为其具体例的信号复原电 路的图，图9、图10以及图11是表不被附加了补偿"[目号时的"[目号复原处理的图。在图7、图 8中，对与图I、图4或者图6相同的部分赋予相同的附图标记。在该信号复原电路2D中，如图7所示，在存储控制部6中设置有加法器56。该 加法器56是对已述的延迟信号DQPHASE加上补偿信号Offset的运算单元的ー个例子。 在该实施方式中，对选择器部8施加被加上了补偿信号Offset后的带补偿的延迟信号 (DQPHASE + Offset)来作为延迟信息。其他的构成与第I实施方式(图I)相同。鉴于此，该信号复原电路2D如图8所示那样构成，加法器56的各输出成为选择 器部8的各选择器801、802、803……815的选择输入。另外，基于存储部4的FF401、402、 403……416的FIFO的构成与第2实施方式相同(图4)。在该信号复原电路2D中，加法器56输出延迟信号DQPHASE与补偿信号Offset之 和。由此，可以使输入信号DQ从FIFO中通过所花费的时间(时钟数)増加或者減少。对于该输入信号DQ的延迟控制，例示了补偿为Offset = 0 (处理表10B :图9)， Offset = I (处理表10C :图10)以及Offset = 5 (处理表10D :图11)。在图9、图10、图 11的各表中，处理编号表不了时间的推移。在各处理表10B、10C以及10D中，有处理编号栏12、输入信号栏14、延迟信号栏 16、存储部4的写入位置(FIFO内信号写入位置)栏18、输出信号栏20。在各处理表10B、 10C以及10D中，与处理表10A (图5)不同之处在于，具备补偿信号栏58、带补偿的延迟信 号栏60。处理编号栏12例示了 0 45作为表示处理步骤的编号。输入信号栏14中保存 有已述的输入信号DQ = X、A、B……。该情况下，延迟信号栏16中保存已述的来自信号接 收部28 (图6)的延迟信号DQPHASE。在存储部4的写入位置栏18中设定了 FF401 = — 8……FF416 = 7的位置，表示 信号的变化。在各位置例示输入信号DQ = X、A、B……，在输出信号栏20中例示输出信号 OUT = X、A、B……情况与已述相同。而且，在补偿信号栏58中保存补偿信号Offset作为用于对延迟信号DQPHASE 加上的补偿信息。另外，带补偿的延迟信号栏60中保存位于延迟信号栏16的延迟信号DQPHASE、与位于补偿信号栏58的补偿信号Offset的加法值、即带补偿的延迟信号 (DQPHASE + Offset)O对于各情況，如已述那样，在FIFO中将上段侧的输入信号DQ向右位移，并且将输 入信号DQ输入给“延迟信号”与“延迟信号一1”的位置，从FF416取出输出信号OUT。另 夕卜，按图9、图10以及图11的単元格每1行前进电路的1个时钟。另外，在输入信号DQ的 输入中，当同一信号重复输入两次，且输入信号DQ延迟时，输入信号延伸1个时钟量，带补 偿的延迟信号(DQPHASE + Offset)的值在第3位増加1(例如处理编号为15、18)。在输入 信号DQ超前的情况下，输入信号缩减1个时钟量，带补偿的延迟信号(DQPHASE + Offset) 的值在下一信号中减少1(例如处理编号为25、26)。鉴于此，在Offset= O的情况下，如图9所示，与已述的延迟控制(图5)相同。另 夕卜，在Offset =1的情况下，如图10所示，与Offset = 0的情况相比，输出信号OUT提前 1个时钟量被输出。另外，在Offset = 5的情况下，如图11所示，与Offset = 0的情况相 比，输出信号OUT被提前5个时钟量输出，与Offset =1的情况相比，输出信号OUT被提前 4个时钟量输出。〔第5实施方式〕第5实施方式通过在DIMM的存储器控制器中具备已述的信号复原电路和补偿信 号设定部，构成了接收信号的等待时间(Latency)调整电路。參照图12对该第5实施方式进行说明。图12是表示第5实施方式涉及的等待时 间调整电路的一个例子的图。在图12中，对与图6以及图7相同的部分赋予相同的附图标
T■己。该等待时间调整电路64是本申请的信号复原电路以及等待时间调整电路的ー个 例子，是对的数据信号进行复原的信号复原单元、对接收数据的等待时间进行调整 的単元。如已述那样，是数据源并且是信号源的ー个例子。鉴于此，等待时间调整电路64是对信号接收部观的接收信号的等待时间进行调 整的単元的ー个例子，如图12所示，具备位于信号复原电路2E的存储部4、存储控制部6、 和存储器控制器24B侧的补偿设定部62A。该情况下，信号复原电路2E构成了存储器控制 器24B的接ロ部。由于存储部4、存储控制部6、信号接收部观以及存储器控制器24B如已 述那样，所以省略其说明。补偿设定部62A是生成对存储控制部6设定的已述的补偿信号Offset，并基于该 补偿信号来设定补偿的单元的ー个例子。该补偿设定部62A具备控制寄存器66、数据保存 用寄存器68、和运算装置70。控制寄存器66是对设定数据的写入定时、数据的获取定时的単元的ー个 例子，设于存储器控制器MB，由运算装置70控制。数据保存用寄存器68是等待时间控制用的各种数据的保存単元的ー个例子，设 于存储器控制器MB，兼作对补偿数据进行保持的単元。即，该数据保存用寄存器68兼作 FIFO的设定寄存器，从存储部4接收DQ信号，输出补偿信号Offset，将该补偿信号Offset 施加给存储控制部6的加法器56。运算装置70是延迟信息检测单元的ー个例子，在该实施方式中，是在存储器控制 器MB的外侧设置的处理器的ー个例子，具备运算处理部72和存储部74。运算处理部72是执行位于存储部74中的固件程序的单元的一个例子。存储部74是固件程序的保存单元， 并且构成数据保存单元。在该存储部74中保存有固件程序部75、数据表76 (图19)、数据 表78 (图20)。在该实施方式中，存储部74设置于运算装置70的内部，但也可以设置于运 算装置70的外部。参照图13对这样的等待时间调整的必要性进行说明。图13是表示具备DMM以 及存储器控制器的电路的图。如图13所示，该实施方式的DIMM26中具备DRAM (0)、DRAM (1), DRAM (2)......
DRAM (8)以及寄存器R作为多个存储器件的一个例子，存储器控制器24B中具备作为已述 的信号接收部28的多个信号接收部280、281、282……288。由于通过各信号接收部280、281、282……288起到已述的FIFO的作用，所以对DQS 组而言，从DRAM (0), DRAM (1)、DRAM (2)……DRAM (8)通过各信号复原电路2E而得到 的存储器控制器24B的接收信号的延迟被保持固定，能够进行数据脉冲宽度的复原。但是，各信号接收部280、281、282……288的信号接收按DRAM (0) DRAM (8)分 别独立进行的结果是因接口的电路构成等而不同。为了使它们均匀化，需要进行等待时间 控制。鉴于此，在该实施方式的存储器控制器24B中，在各信号接收部280 288中消除 DQS组间的时钟周期单位下的数据的错位。在该实施方式中，具有补偿设定部62A作为从存储器控制器24B向FIFO发送补偿 信息的接口，在构成FIFO的存储部4中通过存储控制部6实现带补偿的延迟信息。即，能 够从存储器控制器24B侧对延迟信号附加补偿。鉴于此，为了使不同的DQS组的多个DRAM (0) DRAM (8)的数据彼此的等待时 间一致，基于运算装置70 (图12)的指示，向DIMM26的规定的连续地址写入规定的连续数 据，从各连续地址连续读入数据。运算装置70根据连续读入的数据内容决定补偿值，将该 补偿值施加给延迟信号。在运算装置70中，根据连续读入的数据的内容来判断读入时的等待时间、即从读 入指令的发出到读入数据的接收为止的时间(延迟时间)。基于该延迟时间，能够与规定的 等待时间一致。并且，如果等待时间的偏差范围能够限定，则能够省去在构成FIFO的存储 部4中消耗的无益的等待时间量。鉴于此，为了调整该等待时间，在存储器控制器24B中决定对FIFO的数据保存用 寄存器68设定的补偿值(图14)。参照图14对该等待时间调整的处理步骤进行说明。图14是表示等待时间调整的 处理步骤的一个例子的流程图。该等待时间调整的处理步骤是本申请的等待时间调整方法的一个例子，由通过计 算机执行的程序构成，包含等待时间的检测功能、基于等待时间检测的等待时间的调整功 倉泛。鉴于此，在该处理步骤中如图14所示，根据执行固件的运算装置70的指示，存储 器控制器24B对DIMM26写入数据(步骤S21)。该情况下，写入的数据是位0 f (图15)的 值连续的数据。运算装置70对控制寄存器66指定数据的获取定时(图15、图16中的Get的定时) (步骤S22)。在频率不同的情况下的第二次数据获取中，使Get的定时(图17、图18中的Get的定时)比第一次数据获取延迟时钟的1个周期。运算装置70对数据保存用寄存器68写入“0”(步骤S23)。如上所述，数据保存 用寄存器68兼作由存储部4构成的FIFO的设定寄存器。运算装置70发出读入指示，存储器控制器24B以运算装置70在步骤S22中指示 的定时向数据保存用寄存器68取入值(步骤S24)。运算装置70从数据保存用寄存器68读入数据(步骤S25 )。然后，运算装置70根据从数据保存用寄存器68读入的值，参照存储部74的数据 表76 (图19)、78 (图20)来决定FIFO的值，对数据保存用寄存器68设定FIFO的补偿值 (延迟值)(步骤S26)。该处理在频率不同的情况下通过第二次数据获取来进行。参照图15、图16、图17以及图18对该等待时间调整进行说明。图15以及图17是 表示等待时间调整前的数据的图，图16以及图18是表示等待时间调整后的数据的图。在 图15 图18中，纵线80是系统时钟的边沿。若系统时钟与DMM26的数据的频率的关系如图15所示为1 :1，则将已述的流程 图(图14)执行一次。若系统时钟与DMM26的数据的频率的关系如图17所示为1 :2，则将 已述的流程图(图14)执行两次。另外，若系统时钟的频率与DIMM26的频率的关系为1 :N， 则将已述的流程图(图14)执行N次，由此可使等待时间一致(图16、图18)。(1)等待时间调整前的数据如果系统时钟与DMM26的数据的频率的关系为1 :1，则例如DRAM (0)、DRAM (1)、 DRAM (2),DRAM (3)的读出数据如图15所示被连续取出。对各数据而言，如果将取得定时 设为 Get 位置，则各数据成为 DRAM (0) = 9,DRAM (1) = 8,DRAM (2) = 8,DRAM (3) = 7。 在等待时间调整前，相对于DRAM (1) = DRAM (2) = 8,DRAM (0) = 9,DRAM (3) = 7，数据
不一致。另外，若系统时钟与DMM26的数据的频率的关系为1 :2，则例如DRAM (0)、DRAM (1)、DRAM (2), DRAM (3)的读出数据如图17所示被连续取出，但数据不一致。(2)等待时间调整后的数据如果系统时钟与DMM26的数据的频率的关系为1 :1，则已述的DRAM (0)、DRAM (1)、DRAM (2),DRAM (3)的读出数据在等待时间调整后如图16所示，变成DRAM (0)= DRAM (1) = DRAM (2) = DRAM (3) = 5，在等待时间调整后各数据一致。另外，如果系统时钟与DMM26的数据的频率的关系为1 :2，则已述的DRAM (0)、 DRAM (1)、DRAM (2)、DRAM (3)的读出数据在等待时间调整后如图18所示被连续取出，数 据一致。该情况下，取得定时为Getl、Get2的各位置。参照图19以及图20对已述的数据表76、78进行说明。图19以及图20是表示数 据表的一个例子的图。数据表76如图19所示，设定有读取值82，并且设定有与该读取值82对应的设定
值84。读取值82是从DIMM26的DRAM (0)、DRAM (1), DRAM (2)......以一定的定时读出
的数据值。另外，设定值84例如是在使数据值与规定值“5” 一致时，对各DRAM (0)、DRAM (1)、DRAM (2)……分别设定读取值的获取(Get)定时的值。例如，在DRAM (0)中，如图15 所示，以Get定时获得了 “9”。鉴于此，根据数据表76 (图19)的读取值82的“9”选择设 定值84的“4”。由此，判断为DRAM (0)的Get定时错移4个时钟。该处理只是一个例子，如果成为基准的读取值不同，则可使用其他的设定值。读取值82通过固件程序被保存到存储部74中，并保存与该读取值82对应的设定 值84。该情况是系统时钟与DMM26的时钟相同的情况。另外，在数据表78中如图20所示，设定有与第一次读取值86、第二次读取值88对 应的设定值90。鉴于此，如果运算装置70变更对控制寄存器66指定的值、即已述的Get定时(图 15、图16)，则能够变更数据一致的定时。该情况下，如果使用数据表76 (图19)的与读取 值82对应的设定值84，则如图16所示，可以使Get定时与数据值“5” 一致。另外，如果使 用数据表78 (图20)的与读取值86对应的设定值90，则如图18所示，Getl的定时成为数 据值“2”的后半。而且，当在信号接收部28侧产生了错误时，将该错误信息发送给存储器控制器 24B。如果存储器控制器24B接收到该信号，则存储器控制器24B根据错误信息进行数据的 再读入(读取、重试)。由此，可提高补偿值的精度。在以上的实施方式中，具有下述特征事项、优点等。(1)通过使存储器控制器24B的接口具有信号接收部28以及FIFO的补偿信息，能 够对存储器控制器24B省略等待时间调整用的延迟元件的设置。可以使系统时钟单位的数 据的偏差一致。另外，能够知晓等待时间调整和补偿值。(2)在上述实施方式中，作为信号复原电路，构成了对接收数据和基准信号(DQS) 进行接收，输出针对内部基准时钟的相对延迟量(DQPHASE)与获取数据的接收电路。可以 从接收电路输入针对内部基准时钟的相对延迟量(DQPHASE)与获取数据，进行使内部延迟 量根据相对延迟量可变的等待时间控制。(3)针对内部基准时钟的相对延迟量(DQPHASE)能够以数字量进行处理。(4)可以由FIFO构成等待时间调整。(5)对构成FIFO的连续两个FF输入同一数据，实现了数据的防护。(6)在数据传输率超过1〔Gbps〕的DIMM中，存在与数据传送有关的延迟偏差超过 数据宽度的情况。另外，在DMM中，采用从内部寄存器到各DRAM的布线不等长的Fly-by 拓扑逻辑，在DQS组间延迟时间不一致，时钟延迟的偏差甚至变为1000〔ps〕。作为对该超 过时钟的周期那样的偏差进行吸收的结构，只要构成信号接收部28即可。如果使用该信号 接收部28，则能够吸收该偏差，进行稳定的数据读入动作。(7)在并行使用DMM26的DQS组间的数据的情况下，当通过信号接收部28之后， 需要以系统时钟单位使DQS组间的数据一致。为了实现该数据一致，需要用于在信号接收 部28的外侧电路内进行延迟调整的数据延迟用移位寄存器等延迟元件。另外，无法避免作 为系统的等待时间的劣化。若设置延迟元件，则器件数量相应地增加。除了该课题之外，在 接收到的数据间的延迟偏差招致数据处理的性能降低，或者信号接收部28中发生了读取 错误的情况下，需要写入动作，该处理不容易。这样的课题可通过上述实施方式的构成来解 决。(8)在上述实施方式中，是使用信号接收部28的情况。在需要使DQS组间的数据 的偏差一致的系统中，在信号接收部28的输出段具有控制FIFO的段数的信号，在存储器控 制器24B的接口内使数据的偏差一致。
(9 )由于存储器控制器24B具有通过具有对在信号接收部28发生了错误进行表示 的信号而在错误产生时重试读取的功能，所以可提高等待时间调整的可靠性。(10)可以构成使用信号接收部28的数据传送装置。在该数据传送装置中，存储器 控制器24B的接口中具有对FIFO的级数进行控制的信号(补偿值)。(11)在数据传送装置中，对DIMM写入降序或者升序的连续数据，并读出该数据， 根据可以读出的值的模式，存储器控制器24B控制FIFO的段数。(12)在数据传送装置中，可以在存储器控制器24B的接口部具备传递信号接收部 28的错误信息的信号。(13)通过由存储器控制器24B接收来自信号接收部28的错误信息，存储器控制器 24B可以具备参照保存DIMM访问信息的寄存器，来请求读取的重试的机构。〔第6实施方式〕第6实施方式是将信号复原电路与存储器控制器分开的构成。参照图21对该第6实施方式进行说明。图21是表示存储器控制器、运算装置、信 号复原电路以及DMM的电路图。在该实施方式中，是将信号复原电路2E与存储器控制器24C分开的构成，存储器 控制器24C中具备已述的补偿设定部62A。通过该构成，也能获得与第5实施方式相同的功 能和效果。在图21中对与图12相同的部分赋予相同的附图标记而省略其说明。〔第7实施方式〕第7实施方式是为了已述的等待时间调整而在存储器控制器中具备延迟量计测 部的构成。参照图22对该第7实施方式进行说明。图22是表示第7实施方式涉及的等待时 间调整电路的一个例子的电路图。在图22中，对与图12相同的部分赋予相同的附图标记。在该实施方式中，如图22所示，具备DIMM26和存储器控制器24D，与该存储器控制 器24D并列设置有运算装置70。该实施方式的存储器控制器24D中具备已述的控制寄存器66、数据保存用寄存器 68、以及延迟量计测部94。该延迟量计测部94是用于计测补偿延迟量的单元的一个例子，是对DIMM26发送 延迟计测信号，将该延迟量计测信号与来自DIMM26的接收信号进行比较，来计测从延迟计 测信号的发送时刻到接收信号的接收时刻为止的延迟时间的单元。该延迟时间是延迟量， 该延迟量是补偿延迟量，也是已述的补偿信号Offset。鉴于此，在该延迟量计测部94中具备延迟计测信号生成部96和比较部98。延迟 计测信号生成部96是已述的延迟计测信号的生成单元的一个例子，对DIMM26发送延迟计 测信号，并且将延迟计测信号传送给比较部98。比较部98是对从延迟计测信号的发送时刻 到接收信号的接收时刻为止的延迟时间进行计测的单元的一个例子，将延迟计测信号与来 自DMM26的接收信号进行比较，计测从延迟计测信号的发送时刻到接收信号的接收时刻 为止的时间作为延迟时间。该延迟时间被运算装置70获取，作为延迟信息被保存到数据保 存用寄存器68中。然后，运算装置70执行位于存储部74的固件程序部75中的固件程序，使延迟量 计测部94进行延迟量计测。
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(9)在上述实施方式中，在成为基准的内部时钟信号中例如将频率设定为2〔GHz〕，但并不限定于此。所设定的时钟信号的频率可以是任意频率，上述实施方式中记载的数值只是一个例子。(10)在上述实施方式中，例示了信号复原电路、等待时间调整电路等，但本发明并不限定于这些电路。当在信息处理装置中并行使用来自多个存储器件的读取数据时，可以将各种装置的时钟作为基准使来自各存储器件的等待时间统一成同一等待时间，并将其利用与使用多个存储器件的装置或处理。〔比较例〕比较例是伴随相位变动的信号的信号接收电路，是存储器控制器的信号接收部的 一个例子。参照图25、图26、图27以及图28对该比较例进行说明。图25是表示存储器控制器的比较例的图，图26是表不电路的延迟偏差的验算例的图，图27是表不DI丽上的时钟布线方式的图，图28是表示DIMM上的另一时钟布线方式的图。为了从DIMM最简单地接收DDR信号，只要如图25所示那样构成存储器控制器300即可。存储器控制器300中作为从DMM302接收信号的单元设置有信号接收部304，作为对该信号接收部304赋予时钟信号的单元设置有时钟树部306。时钟树部306以及信号接收部304由LSI构成。该情况下，信号接收部304接收输入数据的相位发生变动的信号，构成DDR存储器接口电路的信号接收电路。在该信号接收部304中具备FF电路308、310、312、314、316、DL318、320、输出缓冲器322、输入缓冲器324、326。时钟树部306构成LSI内部时钟电路部，具备变频器328、330、332、334、336、338、340。DIMM302中具备输入缓冲器342、输出缓冲器344。鉴于此，信号接收部304接收由时钟树部306生成的CLK信号，生成CK信号CKO并发送给DI丽302。DI丽302根据CK信号生成DQS信号，将其与DQ信号一同返回给信号接收部304。在信号接收部304中，使用DQS信号对DQ信号进行重定时，进而转换成内部时钟。此时,为了通过接收点的锁存器可靠地接收数据,要求内部时钟与接收数据的定时关系在一定的范围内。在信号接收部304中考虑的延迟偏差的重要因素如图26所示，包括各种原因。假设考虑了所有这些原因的情况。该情况下，设想信号接收点位于DL318的输出侧的FF310的输入部(图25)。即使传送路长为O〔mm〕，若以构成信号接收部304的LSI内的接收点锁存器的时钟基准来看，则接收数据具有982〔ps〕 4、156〔ps〕的延迟偏差。在该宽度(3174〔ps〕)比时钟周期长、还比数据宽度长的(I (GT / S〕传送的情况下，数据宽度为1000〔ps〕)。由于延迟偏差不仅包括制造因素，还包括环境因素(电源电压、装置温度)，所以即使在工作过程中接收数据相位也不稳(=起伏)。然而，在DDR接口中如图27所示，对构成DIMM302的DRAM351、352、353、354利用等长星形布线赋予了 CK信号。与此相对，在DDR3接口中，新采用了 Flyby布线(图28)这一时钟布线方法。该Flyby布线如图28所示，对DIMM302的DRAM351、352、353、354依次赋予CK信号。在该Flyby布线中，从信号的波形品质这一方面实现了改善。但是，数据收发信号定时在DQS组间不一致。因Flyby布线引起的时钟延迟的偏差最大为1000〔ps〕程度，该延迟信号与传送速度相比，是无法忽视的大小。关于数据发送时的CK信号与DQS信号的定时不一致，在JEDEC (Joint ElectronDevices Engineering Council)规格中作为WriteLeveling,规定了其偏差吸收单元。但是，没有与信号接收时的定时不一致相关的规定。
本申请的信号复原电路、存储器控制器、处理器、计算机或者信号复原方法通过吸收DDR3接口等的已述的延迟偏差和DRAM间的数据等待时间的调整，提出了使数据定时一致的结构。在上述实施方式中，解决了已叙述的课题。如上所述，本申请的信号复原电路、等待时间调整电路、存储器控制器、处理器、计算机、信号复原方法以及等待时间调整方法并不限于上述记载。当然可以基于技术方案中记载或者用于实施发明的方式所公开的主旨，由本领域技术人员进行各种变形、变更。该变形或变更当然也包含在本发明的范围中。工业上的可利用性本申请的信号复原电路、等待时间调整电路、存储器控制器、处理器、计算机、信号复原方法以及等待时间调整方法对于信号接收能够抑制电路上的延迟偏差，使接收数据的等待时间一致，在提供实用性高的存储器控制器等方面是有用的。附图标记说明2A、2B、2C、2D、2E —信号复原电路；4 一存储部；6 —存储控制部；
28 一信号接收部；64 —等待时间调整电路；70 —运算装置。
权利要求
1.一种信号复原电路，其特征在于，具备 存储部，其能够按输入顺序排列存储输入信号并按排列顺序读出上述输入信号；和 存储控制部，其利用上述输入信号的延迟信息对上述存储部中的上述输入信号从输入到输出为止的延迟时间进行控制。
2.根据权利要求I所述的信号复原电路，其特征在于， 在上述输入信号的延迟量大的情况下上述存储控制部使上述延迟时间减少，在上述输入信号的延迟量小的情况下上述存储控制部使上述延迟时间增加。
3.根据权利要求I所述的信号复原电路，其特征在于， 上述存储控制部接收上述输入信号的延迟信息，从上述存储部中根据上述延迟信息按排列顺序读出上述输入信号，并且在该延迟信息固定的情况下按上述输入顺序存储上述输入信号，在上述延迟信息发生了变化的情况下根据该变化来选择上述排列中的位置，在该位置存储上述输入信号。
4.根据权利要求I所述的信号复原电路，其特征在于， 还具备延迟信息检测部，该延迟信息检测部将上述输入信号与基准时钟信号进行比较，输出上述输入信号相对上述基准时钟信号的上述延迟信息。
5.根据权利要求I所述的信号复原电路，其特征在于， 上述输入信号是从存储器接收到的数据信号。
6.根据权利要求I所述的信号复原电路，其特征在于， 上述存储部是能够先入先出、即FIFO的电路，该电路由2个以上的触发器构成，对相邻的两个触发器输入同一数据。
7.根据权利要求4所述的信号复原电路，其特征在于， 还具备补偿延迟量计测部，该补偿延迟量计测部计测接收信号相对所发送的延迟计测信号的补偿延迟量， 上述存储控制部生成包括上述补偿延迟量和由上述延迟信息检测部获得的上述延迟量的上述延迟信息。
8.一种等待时间调整电路，其特征在于， 在每个存储器件中具备权利要求I至权利要求7中任意一个权利要求所述的信号复原电路，利用上述信号复原电路来调整各存储器件读取数据的等待时间。
9.一种存储器控制器，其特征在于， 具备权利要求I至权利要求7中任意一个权利要求所述的信号复原电路或者权利要求8所述的等待时间调整电路。
10.一种处理器，其特征在于， 具备权利要求I至权利要求7中任意一个权利要求所述的信号复原电路、权利要求8所述的等待时间调整电路或者权利要求9所述的存储器控制器。
11.一种计算机，其特征在于， 具备权利要求I至权利要求7中任意一个权利要求所述的信号复原电路、权利要求8所述的等待时间调整电路、权利要求9所述的存储器控制器或者权利要求10所述的处理器。
12.—种信号复原方法，其特征在于，包括向能够按输入顺序排列存储输入信号并按排列顺序读出上述输入信号的存储部，按上述输入顺序存储上述输入信号的步骤；和 利用上述输入信号的延迟信息对上述存储部中的上述输入信号从输入到输出为止的延迟时间进行控制的步骤。
13.根据权利要求12所述的信号复原方法，其特征在于，包括 接收上述输入信号的上述延迟信息，根据上述延迟信息从上述存储部中按排列顺序读出上述输入信号的步骤；和 在上述延迟信息固定的情况下按上述输入顺序存储上述输入信号，在上述延迟信息发生了变化的情况下根据该变化选择上述排列中的位置，在该位置存储上述输入信号的步骤。
14.根据权利要求12所述的信号复原方法，其特征在干， 还包括将输入信号与基准时钟信号进行比较，检测上述输入信号相对上述基准时钟信号的延迟信息的步骤。
15.根据权利要求13所述的信号复原方法，其特征在于，还包括 计测接收信号相对所发送的延迟计测信号的补偿延迟量的步骤；和 根据上述补偿延迟量、由延迟量检测部检测出的延迟量来生成上述延迟信息，并根据该延迟信息对存储排列的位置进行变更的步骤。
16.一种等待时间调整方法，其特征在干， 包括权利要求12至权利要求15中任意一个权利要求所述的信号复原方法，对各存储器件读取数据的等待时间进行调整。
全文摘要
包括存储部(4)和存储控制部(6)。存储部(4)是能够按输入顺序排列存储输入信号，并按排列顺序读出上述输入信号的单元。上述存储控制部(6)利用上述输入信号的延迟信息对存储部(4)中的上述输入信号从输入到输出为止的延迟时间进行控制。而且，在该控制中，当上述输入信号的延迟量大时使上述延迟时间减少，当上述输入信号的延迟量小时使上述延迟时间增加。
文档编号H03K5/13GK102667731SQ20098016253
公开日2012年9月12日 申请日期2009年12月25日 优先权日2009年12月25日
发明者德广宣幸, 相曾真也, 高桥德幸 申请人:富士通株式会社