专利名称：用于电压内插dac的粗数模转换器架构的制作方法
技术领域：
本实用新型概括地涉及数模转换电路，并且更加具体地，涉及用于电压内插的粗 数模转换器架构的方法和装置。
背景技术：
粗数模转换器(DAC)架构常用于需要单调性的混合模式系统中，其中DAC充当用 以将数字编码转换为模拟信号的接口。对于高分辨率电阻串DAC，电阻串通常被放置于几行 中，其中，各行中的电阻器彼此对齐以形成列。在这种设计中，每个电阻器通过电阻器分接 头被连接到开关网络，并且二进制到一元码解码器被使用以选择应当被闭合的开关，从而 使来自电阻器分接头的分DAC电压连接到被选择的开关。来自每一行的输出电压随后被馈 送进多路复用器，其中多路复用器产生粗DAC输出电压。常规的粗DAC设计尝试通过将多 路复用器输出电压馈送进电压内插放大器而扩展差分电阻串DAC的分辨率。一种这样的电阻串DAC设计包括M-位粗DAC结合N-位内插放大器以实现M+N位 的总分辨率，其中粗DAC被使用以生成具有2n*\sb的电压差的两个DAC电压，该2n*\sb的 电压差即在粗DAC电路中的电阻串中的一个电阻器上的电压差。这种设计包括包含有2"个 电阻器的电阻串，伴随以两组开关连接到每个电阻器分接头。据此，开关的数量等于电阻器 的数量的两倍。对于输入数据K，第K分接头被连接到低输出电压VOL而第K+1分接头被连 接到高输出电压V0H。由于开关的庞大数量，这种设计需要大量的电路基板面并且在改变数 据时产生很大的毛刺。
实用新型内容本公开内容提供了一种方法和装置，其用于在具有电压内插的高分辨率的粗DAC 的差分电阻串DAC架构中实施格雷编码，从而使得在粗DAC电路中连接到电阻器分接头的 开关显著地减少。通过减少连接到电阻器分接头的开关的数量，在不会显著增加电路的复 杂度的情况下，所需的电路基板面显著减少并且毛刺性能得到改善。在本实用新型的一个方面，提供一种用于电压内插DAC的粗数模转换器架构，其 特征在于包括以列与行的阵列布置于第一参考电压节点与第二参考电压节点之间的电阻串，在 所述的串中的每个电阻器具有一个电阻器分接头；耦合到每个电阻器分接头的开关，在每行中的偶数的开关可操作以将此行中的电 阻器分接头耦合到多条第一电压线中的一条，而在每行中的奇数的开关可操作以将此行中 的电阻器分接头耦合到多条第二电压线中的一条；转换器，可操作以接收输入数据的第一部分，并且将输入数据的所述第一部分转 换为格雷编码数据；以及第一解码器，可操作以接收所述格雷编码数据并生成第一控制信号，所述第一控 制信号可操作以激活两个相邻的开关列以在每行的第一和第二电压线上输出电压。[0010] 在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，在一行的第一电 压线上输出的电压与在所述行的第二电压线上输出的电压之间的差异等于，布置于所述行 的激活的开关之间的一个电阻器上的电压差。 在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，耦合两个电阻器 行的电阻器分接头包括一对开关与之耦合，所述开关对可操作以将耦合两个电阻器行的电 阻器分接头耦合到所述多条第二电压线中的两条。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，所述第一解码器 为二进制到一元码解码器。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，进一步包括第二 解码器，其可操作以接收所述输入数据的第二部分并生成第二控制信号。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，所述输入数据的 所述第一和第二部分共享至少两个位。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，所述第二解码器 为二进制到一元码解码器。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，进一步包括第一 多路复用器，其耦合到所述多条第一电压线和所述多条第二电压线，并且可以响应于所述 第二控制信号进行操作来选择所述多条第一电压线中的一条或者所述多条第二电压线中 的一条，并且输出来自被选择的电压线的电压。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，进一步包括第二 多路复用器，其耦合到所述多条第一电压线和所述多条第二电压线，并且可以响应于所述 第二控制信号进行操作来选择所述多条第一电压线中的一条或者所述多条第二电压线中 的一条，并且输出来自被选择的电压线的电压。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，由所述第二多路 复用器选择的电压线来自与由所述第一多路复用器选择的电压线相同的行。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，所述多条第一电 压线和所述多条第二电压线以相继的顺序耦合到所述第一多路复用器，所述相继的顺序以 所述多条第一电压线中的一条开始并与所述多条第二电压线交替；并且所述多条第一电压线和所述多条第二电压线以相继的顺序耦合到所述第二多路 复用器，所述相继的顺序以所述多条第二电压线中的一条开始并与所述多条第一电压线交 替。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，所述装置进一步 包括电压内插放大器，其可操作以接收所述输入数据的第三部分、输出自第一多路复用器 的电压、以及输出自第二多路复用器的电压，并且产生最终输出电压。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，由所述第一多路 复用器输出的电压大于由所述第二多路复用器输出的电压。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，由所述第一多路 复用器输出的电压比由所述第二多路复用器输出的电压高出一个分接头。在本实用新型的另一个方面，提供一种用于电压内插DAC的粗数模转换器架构， 其特征在于包括[0025]差分电阻串粗数模转换器装置，其具有以列与行的阵列布置于第一参考电压节点 与第二参考电压节点之间的电阻串，在所述串中的每个电阻器具有一个电阻器分接头；耦合到每个电阻器分接头的开关，在每行中的偶数的开关可操作以将此行中的电 阻器分接头耦合到多条第一电压线中的一条，而在每行中的奇数的开关可操作以将此行中 的电阻器分接头耦合到多条第二电压线中的一条；转换器，可操作以接收输入数据的第一部分，并且将输入数据的所述第一部分转 换为格雷编码数据；第一解码器，可操作以接收所述格雷编码数据并生成第一控制信号，所述第一控 制信号可操作以激活两个相邻的开关列以在每行的第一和第二电压线上输出电压；第二解码器，可操作以接收所述输入数据的第二部分并生成第二控制信号；以及第一多路复用器，耦合到所述多条第一电压线和所述多条第二电压线，并且可以 响应于所述第二控制信号进行操作来选择所述多条第一电压线中的一条或者所述多条第 二电压线中的一条，并且输出来自被选择的电压线的电压。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，在一行的第一 电压线上输出的电压与在所述行的第二电压线上输出的电压之间的差异等于，布置于所述 行的激活的开关之间的一个电阻器上的电压差。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，耦合两个电阻器 行的电阻器分接头包括一对开关与之耦合，所述开关对可操作以将耦合两个电阻器行的电 阻器分接头耦合到所述多条第二电压线中的一条以上的第二电压线。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，所述第一解码器 和第二解码器为二进制到一元码解码器。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，所述输入数据的 所述第一和第二部分共享至少两个位。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，进一步包括第二多路复用器，耦合到所述多条第一电压线和所述多条第二电压线，并且可以 响应于所述第二控制信号进行操作来选择所述多条第一电压线中的一条或者所述多条第 二电压线中的一条，并且输出来自被选择的电压线的电压。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，由所述第二多路 复用器所选择的电压线来自与由所述第一多路复用器所选择的电压线相同的行。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，所述集成电路进 一步包括电压内插放大器，其可操作以接收所述输入数据的第三部分、输出自第一多路复 用器的电压、以及输出自第二多路复用器的电压，并且产生最终输出电压。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，所述多条第一电 压线和所述多条第二电压线以相继的顺序耦合到所述第一多路复用器，所述相继的顺序以 所述多条第一电压线中的一条开始并与所述多条第二电压线交替；并且所述多条第一电压线和所述多条第二电压线以相继的顺序耦合到所述第二多路 复用器，所述相继的顺序以所述多条第二电压线中的一条开始并与所述多条第一电压线交 替。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，由所述第一多路复用器输出的电压大于由所述第二多路复用器所输出的电压。在上述用于电压内插DAC的粗数模转换器架构的一个实施例中，由所述第一多路 复用器输出的电压比由所述第二多路复用器输出的电压高出一个分接头。从以下的实施方式的详细描述，结合阅读随同的附图，当前公开内容的前述的和 其他特征和优点将会更加明显地显现出来。详细描述和附图对于本公开内容仅仅是示例性 的，而不是对如由随附的权利要求和其等价物所定义的本实用新型的范围的限制。
实施方式在随同的附图中被以范例的方式示例说明，其中相似附图标记指示类似 的部件，并且其中图1为具有7-位粗DAC和3_位电压内插放大器的范例10-位DAC电路的电路 图；图2为图1的7-位粗DAC的电路图；图3A和图;3B示例说明图2的电阻串的电路图；图4为具有第一电压输出的第一多路复用器的电路图；以及图5为具有第二电压输出的第二多路复用器的电路图。
具体实施方式
本实用新型的实施方式提供一种方法和装置，其用于在具有电压内插的高分辨率 粗DAC的差分电阻串DAC架构中实施格雷编码，从而使得在粗DAC电路中连接到电阻器分 接头的开关显著地减少。通过减少连接到电阻器分接头的开关的数量，在不显著地增加电 路的复杂度的情况下所需的电路基板面被显著地减少并且毛刺性能得到改善。参考图1，其示例说明包括M-位粗DAC电路200和N-位电压内插放大器150的 M+N位DAC电路100，其中M为在粗DAC电路200处接收到的输入位的数量，而N为在电压 内插放大器150处接收到的输入位的数量。依据公开于本申请中的范例实施方式，M+N位 DAC电路100为10-位DAC电路100。据此，DAC电路包括10-位数据输入，DATA<9:0>，其 中三个最低位(LSB)，DATA<2 0>，被作为输入提供给N-位电压内插放大器150，而其余的七 个输入数据位DATA<9:3>被输入到M-位差分电阻串粗DAC电路200。应当明白，本公开内 容的范围不限制到公开的DAC电路100的10-位实施方式，而DAC电路100可以被设计用 以容纳更大或更小的输入数据尺寸。另外，差分电阻串粗DAC电路200不限制到七-位实 施方式，并且电压内插放大器150不限制到在此处公开的三-位实施方式。这些设计变量 可以在不背离如在此包括的权利要求中所阐述和定义的本公开内容的范围的情况下，基于 由电路设计者所期望的特性而有所不同。粗DAC电路200包括高参考电压节点VREFhkh和低参考电压节点VREFOT。粗DAC 电路200接收差分输入电压，其中高参考电压被接收于VREFhkh节点，而低参考电压被接收 于VREFmw节点。另外，电路200具有共模电压，Vot，其中共模电压Vot如由以下等式所表示 的，等于VREFhkh与VREFujw电压的差的一半
权利要求1.一种用于电压内插DAC的粗数模转换器架构，其特征在于包括以列与行的阵列布置于第一参考电压节点与第二参考电压节点之间的电阻串，在所述 的串中的每个电阻器具有一个电阻器分接头；耦合到每个电阻器分接头的开关，在每行中的偶数的开关可操作以将此行中的电阻器 分接头耦合到多条第一电压线中的一条，而在每行中的奇数的开关可操作以将此行中的电 阻器分接头耦合到多条第二电压线中的一条；转换器，可操作以接收输入数据的第一部分，并且将输入数据的所述第一部分转换为 格雷编码数据；以及第一解码器，可操作以接收所述格雷编码数据并生成第一控制信号，所述第一控制信 号可操作以激活两个相邻的开关列以在每行的第一和第二电压线上输出电压。
2.如权利要求1所述的用于电压内插DAC的粗数模转换器架构，其特征在于在一行 的第一电压线上输出的电压与在所述行的第二电压线上输出的电压之间的差异等于布置 于所述行的激活的开关之间的一个电阻器上的电压差。
3.如权利要求1所述的用于电压内插DAC的粗数模转换器架构，其特征在于耦合两 个电阻器行的电阻器分接头包括一对开关与之耦合，所述开关对可操作以将耦合两个电阻 器行的电阻器分接头耦合到所述多条第二电压线中的两条。
4.如权利要求1所述的用于电压内插DAC的粗数模转换器架构，其特征在于所述第 一解码器为二进制到一元码解码器。
5.如权利要求1所述的用于电压内插DAC的粗数模转换器架构，其特征在于进一步 包括第二解码器，其可操作以接收所述输入数据的第二部分并生成第二控制信号。
6.如权利要求5所述的用于电压内插DAC的粗数模转换器架构，其特征在于所述输 入数据的所述第一和第二部分共享至少两个位。
7.如权利要求5所述的用于电压内插DAC的粗数模转换器架构，其特征在于所述第 二解码器为二进制到一元码解码器。
8.如权利要求5所述的用于电压内插DAC的粗数模转换器架构，其特征在于进一步 包括第一多路复用器，其耦合到所述多条第一电压线和所述多条第二电压线，并且可以响 应于所述第二控制信号进行操作来选择所述多条第一电压线中的一条或者所述多条第二 电压线中的一条，并且输出来自被选择的电压线的电压。
9.如权利要求8所述的用于电压内插DAC的粗数模转换器架构，其特征在于进一步 包括第二多路复用器，其耦合到所述多条第一电压线和所述多条第二电压线，并且可以响 应于所述第二控制信号进行操作来选择所述多条第一电压线中的一条或者所述多条第二 电压线中的一条，并且输出来自被选择的电压线的电压。
10.如权利要求9所述的用于电压内插DAC的粗数模转换器架构，其特征在于由所述 第二多路复用器选择的电压线来自与由所述第一多路复用器选择的电压线相同的行。
11.如权利要求9所述的用于电压内插DAC的粗数模转换器架构，其特征在于所述多条第一电压线和所述多条第二电压线以相继的顺序耦合到所述第一多路复用器，所述相继的顺序以所述多条第一电压线中的一条开始并与所述多条第二电压线交替； 并且所述多条第一电压线和所述多条第二电压线以相继的顺序耦合到所述第二多路复用器，所述相继的顺序以所述多条第二电压线中的一条开始并与所述多条第一电压线交替。
12.如权利要求9所述的用于电压内插DAC的粗数模转换器架构，其特征在于所述装 置进一步包括电压内插放大器，其可操作以接收所述输入数据的第三部分、输出自第一多 路复用器的电压、以及输出自第二多路复用器的电压，并且产生最终输出电压。
13.如权利要求9所述的用于电压内插DAC的粗数模转换器架构，其特征在于由所述 第一多路复用器输出的电压大于由所述第二多路复用器输出的电压。
14.如权利要求13所述的用于电压内插DAC的粗数模转换器架构，其特征在于由所 述第一多路复用器输出的电压比由所述第二多路复用器输出的电压高出一个分接头。
15.一种用于电压内插DAC的粗数模转换器架构，其特征在于包括差分电阻串粗数模转换器装置，其具有以列与行的阵列布置于第一参考电压节点与第 二参考电压节点之间的电阻串，在所述串中的每个电阻器具有一个电阻器分接头；耦合到每个电阻器分接头的开关，在每行中的偶数的开关可操作以将此行中的电阻器 分接头耦合到多条第一电压线中的一条，而在每行中的奇数的开关可操作以将此行中的电 阻器分接头耦合到多条第二电压线中的一条；转换器，可操作以接收输入数据的第一部分，并且将输入数据的所述第一部分转换为 格雷编码数据；第一解码器，可操作以接收所述格雷编码数据并生成第一控制信号，所述第一控制信 号可操作以激活两个相邻的开关列以在每行的第一和第二电压线上输出电压；第二解码器，可操作以接收所述输入数据的第二部分并生成第二控制信号；以及第一多路复用器，耦合到所述多条第一电压线和所述多条第二电压线，并且可以响应 于所述第二控制信号进行操作来选择所述多条第一电压线中的一条或者所述多条第二电 压线中的一条，并且输出来自被选择的电压线的电压。
16.如权利要求15所述的用于电压内插DAC的粗数模转换器架构，其特征在于在一 行的第一电压线上输出的电压与在所述行的第二电压线上输出的电压之间的差异等于布 置于所述行的激活的开关之间的一个电阻器上的电压差。
17.如权利要求15所述的用于电压内插DAC的粗数模转换器架构，其特征在于稱合 两个电阻器行的电阻器分接头包括一对开关与之耦合，所述开关对可操作以将耦合两个电 阻器行的电阻器分接头耦合到所述多条第二电压线中的一条以上的第二电压线。
18.如权利要求15所述的用于电压内插DAC的粗数模转换器架构，其特征在于所述 第一解码器和第二解码器为二进制到一元码解码器。
19.如权利要求15所述的用于电压内插DAC的粗数模转换器架构，其特征在于所述 输入数据的所述第一和第二部分共享至少两个位。
20.如权利要求15所述的用于电压内插DAC的粗数模转换器架构，其特征在于所述 集成电路进一步包括第二多路复用器，耦合到所述多条第一电压线和所述多条第二电压线，并且可以响应 于所述第二控制信号进行操作来选择所述多条第一电压线中的一条或者所述多条第二电 压线中的一条，并且输出来自被选择的电压线的电压。
21.如权利要求20所述的用于电压内插DAC的粗数模转换器架构，其特征在于由所 述第二多路复用器所选择的电压线来自与由所述第一多路复用器所选择的电压线相同的行。
22.如权利要求20所述的用于电压内插DAC的粗数模转换器架构，其特征在于所述 集成电路进一步包括电压内插放大器，其可操作以接收所述输入数据的第三部分、输出自 第一多路复用器的电压、以及输出自第二多路复用器的电压，并且产生最终输出电压。
23.如权利要求20所述的用于电压内插DAC的粗数模转换器架构，其特征在于 所述多条第一电压线和所述多条第二电压线以相继的顺序耦合到所述第一多路复用器，所述相继的顺序以所述多条第一电压线中的一条开始并与所述多条第二电压线交替； 并且所述多条第一电压线和所述多条第二电压线以相继的顺序耦合到所述第二多路复用 器，所述相继的顺序以所述多条第二电压线中的一条开始并与所述多条第一电压线交替。
24.如权利要求20所述的用于电压内插DAC的粗数模转换器架构，其特征在于由所 述第一多路复用器输出的电压大于由所述第二多路复用器所输出的电压。
25.如权利要求M所述的用于电压内插DAC的粗数模转换器架构，其特征在于由所 述第一多路复用器输出的电压比由所述第二多路复用器输出的电压高出一个分接头。
专利摘要本实用新型提供了用于电压内插DAC的粗数模转换器架构。对于该粗电阻串DAC，电阻串被按列与行的阵列布置，每个电阻器分接头被连接到开关网络，并且解码器被使用以选择应被闭合的开关，从而使分DAC电压来自连接到被选择的开关的电阻器分接头。来自每行的电压被输入多路复用器，其中多路复用器产生输出电压。DAC电路设计通过将所述的输出电压输入电压内插放大器而扩展了它们的分辨率。公开的方法和装置用于实施格雷编码以设计用于电压内插的粗DAC架构，使得电路所需要的开关的数量显著地降低，从而在不增加设计复杂度的情况下减少需要的表面积，并且改善毛刺性能。
文档编号H03M1/08GK201854269SQ20102028411
公开日2011年6月1日 申请日期2010年8月4日 优先权日2010年8月4日
发明者王维, 赵建华 申请人:意法半导体研发(上海)有限公司