专利名称：比较器的制作方法
技术领域：
本发明涉及一种具有双差动输入对(differential input pair)的比较器,具体地，涉及一种具有轨对轨输入电压范围的比较器。
背景技术：
比较器(亦可称为电压比较器)是集成电路中的一种。电压比较器比较两个输入电压的大小，并判断出其中哪一个电压高。根据输出电压的准位，以判断哪个输入电压大。然而，以目前比较器而言，在比较差动输入电压时，可辨识的输入共模电压(inputcommon mode voltage)的范围不是轨对轨(rail-to-rail),即，其可辨识的输入共模电压的范围无法从接地端GND至操作电压VDD。如输入共模电压偏向于接地端GND，就要用具有PMOS差动输入对的比较器；相反地，如输入共模电压偏向于操作电压VDD，就要用具有NMOS差动输入对的比较器。
发明内容
本发明涉及一种具有双差动输入对的比较器，在输入共模电压偏向接地端GND时，会关闭NMOS差动输入对并补偿流经PMOS差动输入对的电流。在输入共模电压偏向操作电压VDD时，会关闭PMOS差动输入对并补偿流经NMOS差动输入对的电流。以达到输入共模电压操作范围能达到从接地端GND到操作电压VDD，即轨对轨输入。根据本发明的一示例性实施方式，提供了一种比较器，包括宽摆幅跨导运算放大器，至少包括第一与第二差动输入对，分别接收第一与第二差动输入信号，在比较该第一与该第二差动输入信号时，该宽摆幅跨导运算放大器产生第一与第二中间输出电压；电流开关组；电流镜组，当该第一与该第二差动输入信号之一输入共模电压靠近第一与第二参考电压之一时，该第一与该第二差动输入对之一被关闭，且该电流开关组与该电流镜组补偿流经该第一与该第二差动输入对之另一的电流；以及决定电路，拉开该第一与该第二中间输出电压间的电压差，并输出电压比较输出信号。根据该实施方式的比较器，还包括输入开关组，耦接于该宽摆幅跨导运算放大器与该第一与该第二差动输入信号之间，以选择性导通该第一与该第二差动输入信号至该宽摆幅跨导运算放大器。根据该实施方式的比较器，还包括复数电压保持电路，耦接至该宽摆幅跨导运算放大器，用以保持该宽摆幅跨导运算放大器的复数内部栅极偏压。在根据该实施方式的比较器中，当该比较器受控于复数控制频率信号而操作于一等化阶段时，该第一与该第二差动输入对皆为导通，且流经该第一与该第二差动输入对的二电流相等，该第一与该第二中间输出电压的位准相同，该决定电路输出一先前电压比较 输出信号。在根据该实施方式的比较器中，该电流开关组包括第一与第二电流开关；以及该电流镜组包括第一与第二电流镜，分别耦接于该第一与该第二电流开关。
优选地，在根据该实施方式的比较器中，该第一与该第二参考电压包括接地电压与操作电压；当该共模电压介于第一偏压与第二偏压之间时，该第一电流开关与该第一电流镜皆关闭，该第二电流开关与该第二电流镜皆关闭，该第一与该第二差动输入对皆导通，差额电流流经于该宽摆幅跨导运算放大器与该决定电路之间，使得该第一与该第二中间输出电压之一被拉高而另一被拉低，该决定电路形成一正反馈回路以进一步拉开该第一与该第二中间输出电压间的该电压差，使该第一与该第二中间输出电压之一被拉高至该操作电压而另一被拉低至该接地电压。优选地，在根据该实施方式的比较器中，当该共模电压高于该第二偏压且偏向该操作电压时，该第一电流开关与该第一电流镜皆关闭，该第二电流开关与该第二电流镜皆导通，该第一与该第二差动输入对分别为导通与关闭，该第二电流开关与该第二电流镜补偿流经该第一差动输入对的第一差动电流，该差额电流流经于该宽摆幅跨导运算放大器与该决定电路之间，使得该第一与该第二中间输出电压之一被拉高而另一被拉低，该决定电路形成该正反馈回路以进一步拉开该第一与该第二中间输出电压间的该电压差，使该第一 与该第二中间输出电压之一被拉高至该操作电压而另一被拉低至该接地电压。优选地，在根据该实施方式的比较器中，当该共模电压等于该第二偏压时，该第一电流开关与该第一电流镜皆关闭，该第二电流开关与该第二电流镜皆导通，该第一与该第二差动输入对皆为导通，该第二电流开关与该第二电流镜补偿流经该第一差动输入对的该第一差动电流，该差额电流流经于该宽摆幅跨导运算放大器与该决定电路之间，使得该第一与该第二中间输出电压之一被拉高而另一被拉低，该决定电路形成该正反馈回路以进一步拉开该第一与该第二中间输出电压间的该电压差，使该第一与该第二中间输出电压之一被拉高至该操作电压而另一被拉低至该接地电压。优选地，在根据该实施方式的比较器中，当该共模电压等于该第一偏压时，该第一电流开关与该第一电流镜皆导通，该第二电流开关与该第二电流镜皆关闭，该第一与该第二差动输入对皆为导通，该第一电流开关与该第一电流镜补偿流经该第二差动输入对的第二差动电流，该差额电流流经于该宽摆幅跨导运算放大器与该决定电路之间，使得该第一与该第二中间输出电压之一被拉高而另一被拉低，该决定电路形成该正反馈回路以进一步拉开该第一与该第二中间输出电压间的该电压差，使该第一与该第二中间输出电压之一被拉高至该操作电压而另一被拉低至该接地电压。优选地，在根据该实施方式的比较器中，当该共模电压低于该第一偏压且偏向该接地电压时，该第一电流开关与该第一电流镜皆导通，该第二电流开关与该第二电流镜皆关闭，该第一与该第二差动输入对分别为关闭与导通，该第一电流开关与该第一电流镜补偿流经该第二差动输入对的该第二差动电流，该差额电流流经于该宽摆幅跨导运算放大器与该决定电路之间，使得该第一与该第二中间输出电压之一被拉高而另一被拉低，该决定电路形成该正反馈回路以进一步拉开该第一与该第二中间输出电压间的该电压差，使该第一与该第二中间输出电压之一被拉高至该操作电压而另一被拉低至该接地电压。为了对本发明的上述及其它方面有更佳的了解，下文特举实施例，并配合附图，作详细说明如下
图1A、图IB与图2示出了根据本发明实施例的轨对轨比较器的电路示意图。图3示出了应用于本发明实施例的比较器中的信号时序图。图4示出了 OTA的输入共模电压VCM的范围。图5A、图5B与图6示出了根据本发明实施例的比较器在第一步骤下的电路操作图。图7A、图7B与图8示出了根据本发明实施例的比较器处于第二步骤且VBN < VCM
<VBP的电路操作图。 图9A与图9B示出了根据本发明实施例的比较器处于第二步骤且VDD≤VCM >VBP的电路操作图。图IOA与图IOB示出了根据本发明实施例的比较器处于第二步骤且VCM = VBP的电路操作图。图IlA与图IlB示出了根据本发明实施例的比较器处于第二步骤且VCM = VBN的电路操作图。图12A与图12B示出了根据本发明实施例的比较器处于第二步骤且GND彡VCM
<VBN的电路操作图。
具体实施例方式图1A、图IB与图2示出了根据本发明实施例的轨对轨比较器的电路示意图。如图IA与图IB所示，轨对轨比较器包括宽摆幅(wide-swing)跨导运算放大器(0TA，operation transconductance amplifier)、输入开关组 swl sw4、NM0S 电容M7C与M8C、电流开关M21与M22、第一电流镜M19与M20、第二电流镜M23与M24、以及决定电路(decisioncircuit) 200。轨对轨比较器接收第一控制频率信号phi和第二控制频率信号ph2。宽摆幅跨导运算放大器包括晶体管Ml M14与开关sw5 sw6。晶体管Ml与M2组成NMOS差动输入对，其源极皆耦接至定电流源I，其栅极分别耦接至节点IPA与INA，其漏极分别耦接至晶体管M3与M4。晶体管M3与M5组成电流镜，其栅极互接且皆耦接至晶体管M1，其源极皆接至操作电压VDD，且其漏极分别接至晶体管Ml与M7。晶体管M4与M6组成电流镜，其栅极互接且皆耦接至晶体管M2，其源极皆接至操作电压VDD，且其漏极分别接至晶体管M2与M8。晶体管M9与MlO组成PMOS差动输入对，其源极皆耦接至定电流源I，其栅极分别耦接至节点IPA与INA，其漏极分别耦接至晶体管Mll与M12。晶体管Mll与M13组成电流镜，其栅极互接且皆耦接至晶体管M9，其源极皆接至接地GND，且其漏极分别接至晶体管M9与M4。晶体管M12与M14组成电流镜，其栅极互接且皆耦接至晶体管M10，其源极皆接至接地GND，且其漏极分别接至晶体管MlO与M3。晶体管M19与M20形成电流镜，其栅极互接且皆耦接至节点CMP，其源极皆接至操作电压VDD，且其漏极分别接至晶体管M21与节点CMP。晶体管M21并联于NMOS差动输入对Ml与M2，以与电流镜M19与M20共同补偿流经NMOS差动输入对Ml与M2的电流，其栅极接收偏压电压VBN，其源极耦接至节点CMN，其漏极接至晶体管M19。晶体管M22并联于PMOS差动输入对M9与M10，以与电流镜M23与M24共同补偿流经PMOS差动输入对M9与MlO的电流，其栅极接收偏压电压VBP，其源极耦接至节点CMP，其漏极接至晶体管M24。晶体管M23与M24形成电流镜，其栅极互接且皆耦接至晶体管M22，其源极皆接至接地端GND，且其漏极分别接至节点CMN与晶体管M22。开关swl与sw2分别用以决定电压VIP与VIN是否耦合至节点IPA与INA。开关sw3与sw4分别用以决定电压VDD/2是否耦合至节点IPA与INA。开关sw5用以决定晶体管M7的栅极与漏极是否耦接。开关sw6用以决定晶体管M8的栅极与漏极是否耦接。请参照图2，决定电路200包括晶体管M15 M18、开关sw7 swl2、施密特触发器(Schmit trigger) 210与220、逻辑闸电路230 (其比如但不受限于XOR逻辑闸)、延迟电路240、逻辑电路250 (其比如但不受限于AND逻辑闸)与D型正反器260。晶体管M15 M18形成正反馈回路。晶体管M15与M18用以将电压VIPl抬高至VDD或将VINl拉低至GND，其栅极互接且接至节点IPl，其源极分别通过开关swl2与swl I而接至操作电压VDD与接地GND，其漏极分别接至节点IPl与INl。晶体管M16与M17用以将电压VINl抬高至VDD或将VIPl拉低至GND，其栅极互接且接至节点INl，其源极分别通过开关swl2与swll而接至操作电压VDD与接地GND，其漏极分别接至节点INl与IPl。开关sw7与sw8分别用以决定电压VOUTP与VOUTN是否耦合至节点IPl与IN1。开关sw9与swlO分别用以决定节点IPl与INl是否接至接地GND。开关swl I与swl2分别用以决定操作电压VDD与接地GND是否接至晶体管M15 M18。施密特触发器210与220分别接收IPl与INl，并分别输出OUTPl与OUTNl。XOR逻辑闸230接收OUTPl与OUTNl并输出信号G。延迟电路240将信号G延迟Td成为信号H。AND逻辑闸250接收信号G与H并输出信号CK。D型正反器260根据信号CK而决定是否栓锁信号OUTPl。图3示出了应用于本发明实施例的比较器中的信号时序图。控制频率信号phi和ph2为互为反向且此二信号的高逻辑位比如不会彼此重迭(重叠)。为清楚标示，信号INA、OUTN、OUTNl的波形标示三角形(A )，以区别于信号IPA、OUTP, OUTPl的波形(无标示特殊记号)。图4示出了 OTA的输入共模电压VCM的范围。VCM定义为VCM = (VIPA+VINA)/2=(VIP+VIN)/20在第I区内，OTA的输入共模电压VCM<VBN，VBN为施加至NMOS晶体管M21的偏压电压。当OTA的输入共模电压VCM小于VBN时，NMOS差动输入对Ml与M2的栅极电压VIPA和VINA的平均电压低，使节点电压VCMN也降低，使电流开关M21的栅极-源极电压(即为VBN-VCMN)超过其本身的导通临界电压(threshold voltage),所以，电流开关M21为导通，并使电流镜M19与M20为导通。另外，PMOS差动输入对M9和MlO的栅极电压VIPA和VINA平均电压低，使节点电压VCMP也降低，使电流开关M22的源极对栅极电压(即为VCMP-VBP)无法超过其本身的导通临界电压，电流开关M22为关闭，并使电流镜M23与M24也为关闭。在第2区内，OTA的输入共模 电压VCM介于VBN与VBP之间，VBN < VCM < VBP，VBP为施加至PMOS晶体管M22的偏压电压。当OTA的输入共模电压VCM介于VBN与VBP之间时，NMOS差动输入对Ml和M2的栅极电压VIPA和VINA的平均电压适中，节点电压VCMN无法低到使电流开关M21的栅极-源极电压(即为VBN-VCMN)超过电流开关M21的导通临界电压，因此，电流开关M21为关闭。节点电压VCMP也无法高到使电流开关M22的源极对栅极电压(即为VCMP-VBP)超过电流开关M22的导通临界电压，故而，电流开关M22为关闭。在第2区内，电流镜M19与M20，以及电流镜M23与M24也为关闭。
在第3区内，OTA的输入共模电压VCM大于偏压电压VBP。在该情况下，PMOS差动输入对M9和MlO的栅极电压VIPA和VINA的平均电压高，使节点电压VCMP也抬高，电流开关M22的源极对栅极电压(即为VCMP-VBP)超过电流开关M22的导通临界电压，因此，电流开关M22为导通，且电流镜M23与M24为导通。NMOS差动输入对Ml和M2的栅极电压VIPA和VINA平均电压高，使节点电压VCMN也抬高，电流开关M21的栅极对源极电压(即为VBN-VCMN)无法超过电流开关M21的导通临界电压，因此，电流开关M21为关闭且电流镜M19与M20也为关闭。以下将说明本发明实施例的比较器的操作。本发明实施例的比较器的操作分为两步骤。在第一步骤，第一控制频率信号Phl为高逻辑位准且第二控制频率信号ph2为低逻辑位准，此第一步骤用以使比较器进行等化(equalize)。在第二步骤，第一控制频率信号phi为低逻辑位准且第二控制频率信号Ph2为高逻辑位准，以使比较器进行电压比较并输出比较结果。第一步骤现请参考图5A、图5B与图6，其示出了根据本发明实施例的比较器在第一步骤下的电路操作图。如图5A与5B所示，由于第一控制频率信号phi为高逻辑位准且第二控制频率信号ph2为低逻辑位准,输入开关组的开关sw3和sw4为导通且开关swl和sw2为开路，另外，OTA的开关sw5和sw6为导通。因此，在该情况下，比较器输入端电压IPA和INA皆等于VDD/2，而OTA的输入共模电压VCM则介于VBN与VBP之间(VBN < VCM < VBP)，即输入共模电压VCM处于图4中的第2区。所以，电流开关M21和M22，及电流镜M19与M20，以及电流镜M23与M24为关闭。在第一步骤中，晶体管M7和M8的栅极偏压VN7C与VN8C已被建立，且此二偏压VN7C与VN8C分别存于NMOS电容M7C和M8C上。OTA的稳态电流如图5A与5B图所示。在第一步骤下，流经NMOS差动输入对Ml与M2、PM0S差动输入对M9与M10、电流镜Mll与M13，以及电流镜M12与M14的电流皆为1/2。流经电流镜M3与M5、M4与M6，与M7与M8的电流皆为I。现请参考图6。在决定电路200中，在第一步骤下，开关sw9和swlO为导通，开关sw7、sw8、swl I和swl2为开路，使节点IPl和INl的节点电压VIPl与VINl皆为GND (OV)。因此，施密特触发器210及220的输出OUTPl和OUTNl皆为低逻辑位准，XOR逻辑闸230的输出G为低逻辑位准，AND逻辑闸250的输出CK也为低逻辑位准。因为D触发器260的输入频率信号CK为低逻辑位准，所以其输出为前一次的输出数据Q(n-l)。第二步骤在第二步骤中，比较器电路的输入开关组sw3和sw4为开路，swl和sw2为导通，且OTA中的开关sw5和sw6为开路，此时比较器的输入端IPA和INA分别和比较器的差动输入端IP和IN相连接。依据OTA的输入共模电压VCM的电压大小，第二步骤可更细分为5种情况VBN < VCM < VBP、VDD 彡 VCM > VBP、VCM = VBP、VCM = VBN 与 GND ( VCM < VBN。以下将分别描述这5种情况下的比较器的操作。第二步骤的情况I :VBN < VCM < VBP若比较器的差动输入端IP的电压VIP为VCM+( A V/2)、其差动输入端IN的电压VIN为VCM- ( A V/2)，且VBN < VCM < VBP，则OTA的输入共模电压落在图4中的第2区。如上述，在第2区中，电流开关M21和M22、电流镜M19与M20，以及电流镜M23与M24皆为关闭。图7A、图7B与图8示出了根据本发明实施例的比较器处于第二步骤且VBN < VCM
< VBP的电路操作图。请参考图7A与图7B，在此情况下，流出PMOS差动输入对M9和MlO的电流分别为1/2- ( A 1/2)与1/2+ ( A 1/2);而流入匪OS差动输入对Ml和M2的电流分别为1/2+( A 1/2)与1/2-(△ 1/2)。流入晶体管Mll的电流为1/2-( A 1/2)，且流入晶体管M12的电流为1/2+( A 1/2)。晶体管Mll与M13组成电流镜，所以流经这两者的电流相等。相似地，晶体管M12与M14组成电流镜，所以流经这两者的电流相等。流出晶体管M3的总电流为流经晶体管Ml与M14的两电流的总和，流出晶体管M4的总电流为流经晶体管M2与M13的两电流的总和。故而，流出晶体管M3和M4的总电流分别为I+AI和I-AI。由于晶体管M3与M5组成电流镜，所以流经晶体管M5的电流为I+A I。由于晶体管M4与M6组成电流镜，所以流经晶体管M6的电流为I- A I。因为晶体管M7和M8的栅极电压在第一步骤时已储存于NMOS电容M7C和M8C，所以流经晶体管M7和M8电流皆为I。由晶体管M5流向节点OUTP的电流为I+ A I，但由节点OUTP流向晶体管M7的电流则为I，此差额电流A I会经由节点OUTP而流向决定电路200。因为寄生电容的效应，差额电流A I会导致节点OUTP的电压VOUTP会上升。同理可证，同时，由晶体管M6流向节点OUTP的电流为I-AI，但由节点OUTN流向晶体管M8的电流则为I，此差额电流A I需由决定电路200提供(决定电路200经节点OUTN而提供此差额电流A I给晶体管M8)，因为寄生电容的效应，差额电流A I会导致节点OUTN的电压VOUTN会下降。现请参考图8，决定电路200中的开关sw9和swlO为开路，开关sw7和sw8为导通，使节点IPl和INl分别和节点OUTP和OUTN相连接，开关swl2为导通，使晶体管M15和M16的源极通过开关swl2而接至操作电压VDD，开关swll为导通，使晶体管M17和M18的源极通过开关swll而接至接地GND。如上述，节点OUTP的电压VOUTP上升，使节点IPl的电压VIPl上升；节点OUTN的电压VOUTN下降，使节点INl的电压VINl下降。电压VIPl的上升使晶体管M18的栅极对源极电压增加，进而使流经晶体管M18的电流增大，使节点INl的电压VINl下降。同理，节点INl的电压VINl下降，使晶体管M17的栅极对源极电压减少，进而使经晶体管M17的电流减少，并使节点IPl的电压VIPl上升。故而，晶体管M15 18形成正反馈回路(如图8的虚线所示)，使电压VIPl和VINl逐渐拉开，S卩，电压VIPl逐渐接近操作电压VDD，而VINl逐渐接近接地端GND。施密特触发器210及220的输出OUTPl和OUTNl分别为高和低逻辑位准，故XOR逻辑闸230的输出G由低逻辑位准转变至高逻辑位准。由于延迟电路240的延迟时间为Td，所以，在XOR逻辑闸230的输出G转态后的时间Td后，AND逻辑闸250的输出CK会由低逻辑位准转变至高逻辑位准。在信号CK转变至高逻辑位准后，D型正反器260会锁住高逻辑位准的信号0UTP1，所以D型正反器260的输出Q(ri)为高逻辑位准I。Q(n)为I代表比较器探测并比较出输入电压VIP大于输入电压VIN。同理可证，若比较器的差动输入端IP的电压VIP为VCM-( A V/2)而差动输入端IN的电压VIN为VCM+ ( A V/2)，且VBN < VCM < VBP,则D型正反器260的输出Q (n)为低逻辑位准O。Q(n)为O代表比较器探测并比较出输入电压VIP小于输入电压VIN(由于决定电路200的操作，电压VIPl逐渐接近接地端GND，而VINl逐渐接近操作电压VDD)。第二步骤的情况2 =VDD彡VCM > VBP图9A与图9B示出了根据本发明实施例的比较器处于第二步骤且VDD彡VCM >VBP的电路操作图。若比较器的差动输入端IP的电压VIP为VCM+ ( A V/2)，差动输入端IN的电压VIN为VCM- ( A V/2)，且VCM > VBP，则OTA的输入共模电压落在第3区。如上述，电流开关M21和电流镜M19与M20会关闭，而电流开关M22及电流镜M23与M24则导通，如图9A与图9B所示。在此情况下，由于PMOS差动输入对M9和MlO的栅极电压VIPA和VINA的平均电压高，使节点电压VCMP也抬高，故而，晶体管M9 14为关闭。由于晶体管M23的漏极会流入电流I，流经晶体管M23的电流由NMOS差动输入对Ml与M2所提供。节点CMN的流出 电流由I变成21，其中II由节点CMN流向电流源I，而II则由节点CMN流向晶体管M23。在VDD彡VCM > VBP下，节点CMN的流出电流变成2倍(相较于VBN < VCM < VBP的情况下)，所以，流入NMOS差动输入对Ml与M2的电流都会变成2倍，分别从1/2+( A 1/2)与1/2- ( A 1/2)变为I+ A I与I- A I，且流出晶体管M3和M4的总电流分别为I+ A I和I- A I。因电流镜射的关系，流出晶体管M5与M6的电流分别为I+A I和I-A I。因为晶体管M7和M8的栅极电压已于第一步骤时储存于NMOS电容M7C和M8C上，所以流经晶体管M7与M8的电流仍然皆为I。由晶体管M5流向节点OUTP的电流为I+ A I，但由节点OUTP流向晶体管M7的电流则为I，此差额电流A I会经由节点OUTP而流向决定电路200，因为寄生电容的效应，差额电流A I会导致节点OUTP的电压VOUTP会上升。同理可证，同时，由晶体管M6流向节点OUTP的电流为I-A I，但由节点OUTN流向晶体管M8的电流则为I，此差额电流A I需由决定电路200提供，因为寄生电容的效应，差额电流△ I会导致节点OUTN的电压VOUTN会下降。在此情况下，决定电路200的操作相同或相似于图8，故其细节不再重述。D型正反器260的输出Q(n)为高逻辑位准1，代表比较器探测并比较出输入电压VIP大于输入电压VIN0 D型正反器260的输出Q(n)为低逻辑位准0，代表比较器探测并比较出输入电压VIP小于输入电压VIN。第二步骤的情况3 VCM = VBP图IOA与图IOB示出了根据本发明实施例的比较器处于第二步骤且VCM = VBP的电路操作图。若比较器的差动输入端IP的电压VIP为VCM+ ( A V/2)，差动输入端IN的电压VIN为VCM-( A V/2)，且VCM = VBP,则OTA的输入共模电压落在第2区与第3区间的界线上。电流开关M21和电流镜M19与M20关闭；电流开关M22及电流镜M23与M24则导通。若晶体管M22的外观比(aspect ratio,即其信道宽度对信道长度的比值)为晶体管M9和MlO的外观比的总和，则晶体管M22的流入电流为1/2，晶体管M23的漏极流入电流也为1/2。因为晶体管M23从节点CMN汲取电流1/2，故而，节点CMN的流出电流变为I. 5倍(相较于VBN < VCM < VBP的情况下)。所以，流入NMOS晶体管差动对Ml与M2的电流都变成I. 5倍(相较于VBN < VCM < VBP的情况下)，分别从1/2+ ( A 1/2)与1/2- ( A 1/2)变成 1*3/4+ ( A1*3/4)与 1*3/4- ( A1*3/4)。相似地，由于晶体管M22会从节点CMP汲取电流1/2，电流源I提供给节点CMP的电流会被晶体管M22取走一半(1/2)。导致流入至PMOS差动输入对M9与MlO的电流剩一半(相较于VBN < VCM < VBP的情况下)，所以，流出MlO和M9的电流都会变成一半，分别从 1/2+ ( A 1/2)与 1/2- ( A 1/2)变成 1/4+ ( A 1/4)与 1/4- ( A 1/4)。流入晶体管Ml I的电流等于流出晶体管M9的电流，为1/4- ( A 1/4)。流入晶体管M12的电流等于流出晶体管MlO的电流为1/4+ ( A 1/4)。因电流镜射的关系，流入晶体管M13与M14的电流分别为1/4- ( A 1/4)和1/4+ ( A 1/4)。故而，流出晶体管M3和M4的总电流分别为I+AI和I-AI。因电流镜射的关系，流出晶体管M5和M6的总电流分别为I+AI和 I-A I。因为晶体管M7和M8的栅极电压已于第一步骤时储存于NMOS电容M7C和M8C上，所以流经晶体管M7与M8的电流仍然皆为I。 由晶体管M5流向节点OUTP的电流为I+ A I，但由节点OUTP流向晶体管M7的电流则为I，此差额电流A I会经由节点OUTP而流向决定电路200，因为寄生电容的效应，差额电流A I会导致节点OUTP的电压VOUTP会上升。同理可证，同时，由晶体管M6流向节点OUTP的电流为I-A I，但由节点OUTN流向晶体管M8的电流则为I，此差额电流A I需由决定电路200提供，因为寄生电容的效应，差额电流△ I会导致节点OUTN的电压VOUTN会下降。在此情况下，决定电路200的操作相同或相似于图8，故其细节不再重述。D型正反器260的输出Q(n)为高逻辑位准1，代表比较器探测并比较出输入电压VIP大于输入电压VIN0 D型正反器260的输出Q(n)为低逻辑位准0，代表比较器探测并比较出输入电压VIP小于输入电压VIN。第二步骤的情况4 VCM = VBN图IlA与图IlB示出了根据本发明实施例的比较器处于第二步骤且VCM = VBN的电路操作图。若比较器的差动输入端IP的电压VIP为VCM+( A V/2)，差动输入端IN的电压VIN为VCM-( A V/2)，且VCM = VBNJU OTA的输入共模电压落在第I区与第2区间的界线上。电流开关M22和电流镜M23与M24关闭，而电流开关M21及电流镜M19与M20电流导通。若晶体管M21的外观比为晶体管Ml和M2的外观比的总和，则晶体管M21的流出电流为1/2，晶体管M20的漏极流出电流也为1/2。因为晶体管M21会提供电流1/2给节点CMN，故而，由NMOS差动输入对Ml与M2提供给节点CMN的电流为一半(1/2)，相较于VBN < VCM < VBP的情况下。所以，流入NMOS晶体管差动对Ml与M2的电流都变成0. 5倍(相较于VBN < VCM < VBP的情况下)，分别从1/2+ ( A 1/2)与 1/2- ( A 1/2)变成 1/4+ ( A 1/4)与 1/4- ( A 1/4)。相似地，由于晶体管M20会提供电流1/2给节点CMP且电流源仍提供电流I给节点CMP,导致流入至PMOS差动输入对M9与MlO的电流变为I. 5倍(相较于VBN < VCM < VBP的情况下)。流出MlO和M9的电流都会变成I. 5倍，分别从1/2+( A 1/2)与1/2-(△ 1/2)变成 1*3/4+ ( A 1*3/4)与 1*3/4- ( A 1*3/4)。流入晶体管Mll的电流等于流出晶体管M9的电流，为I*3/4-( A 1*3/4)。流入晶体管M12的电流等于流出晶体管MlO的电流为1*3/4+(△ 1*3/4)。因电流镜射的关系，流入晶体管M13与M14的电流分别为1*3/4-( A 1*3/4)和1*3/4+( A 1*3/4)。故而，流出晶体管M3和M4的总电流分别为I+ A I和I- A I。因电流镜射的关系，流出晶体管M5和M6的总电流分别为I+A I和I-A I。因为晶体管M7和M8的栅极电压已于第一步骤时储存于NMOS电容M7C和M8C上，所以流经晶体管M7与M8的电流仍然皆为I。由晶体管M5流向节点OUTP的电流为I+ A I，但由节点OUTP流向晶体管M7的电流则为I，此差额电流A I会经由节点OUTP而流向决定电路200，因为寄生电容的效应，差额电流A I会导致节点OUTP的电压VOUTP会上升。同理可证，同时，由晶体管M6流向节点OUTP的电流为I-A I，但由节点OUTN流向晶体管M8的电流则为I，此差额电流A I需由决定电路200提供，因为寄生电容的效应，差额电流△ I会导致节点OUTN的电压VOUTN会下降。在此情况下，决定电路200的操作相同或相似于图8，故其细节不再重述。D型正反器260的输出Q(n)为高逻辑位准1，代表比较器探测并比较出输入电压VIP大于输入电压VIN0 D型正反器260的输出Q(n)为低逻辑位准0，代表比较器探测并比较出输入电压VIP小于输入电压VIN。第二步骤的情况5 =GND≤VCM < VBN图12A与图12B示出了根据本发明实施例的比较器处于第二步骤且GND彡VCM
<VBN的电路操作图。若比较器的差动输入端IP的电压VIP为VCM+ ( A V/2)，差动输入端IN电压的VIN为VCM- ( A V/2)，且GND彡VCM < VBN,则OTA的输入共模电压落在第I区。电流开关M21和电流镜M19与M20为导通，而电流开关M22及电流镜M23与M24为关闭。NMOS差动输入对Ml与M2为关闭。由于晶体管M20与电流源皆提供电流I给节点CMP，故而，由节点CMP流出的电流变为2倍，相较于VBN < VCM < VBP的情况下。流出PMOS差动输入对MlO和M9的电流都会变成2倍，分别从1/2+ ( A 1/2)与1/2- ( A 1/2)变成I+ A I与I- A I。流入晶体管Mll的电流等于流出晶体管M9的电流，为I-A I。流入晶体管M12的电流等于流出晶体管MlO的电流为I+ A I。因电流镜射的关系，流入晶体管M13与M14的电流分别为I- △ I和I+ A I。故而，流出晶体管M3和M4的总电流分别为I+ △ I和I- A I。因电流镜射的关系，流出晶体管M5和M6的总电流分别为I+A I和I-A I。因为晶体管M7和M8的栅极电压已于第一步骤时储存于NMOS电容M7C和M8C上，所以流经晶体管M7与M8的电流仍然皆为I。由晶体管M5流向节点OUTP的电流为I+ A I，但由节点OUTP流向晶体管M7的电流则为I，此差额电流A I会经由节点OUTP而流向决定电路200，因为寄生电容的效应，差额电流A I会导致节点OUTP的电压VOUTP会上升。同理可证，同时，由晶体管M6流向节点OUTN的电流为I-A I，但由节点OUTN流向晶体管M8的电流则为I，此差额电流A I由决定电路200提供，因为寄生电容的效应，差额电流A I会导致节点OUTN的电压VOUTN会下降。在此情况下，决定电路200的操作相同或相似于图8，故其细节不再重述。D型正反器260的输出Q(ri)为高逻辑位准1，代表比较器探测并比较出输入电压VIP大于输入电压VIN。D型正反器260的输出Q(n)为低逻辑位准0，代表比较器探测并比较出输入电压VIP小于输入电压VIN。综上，在本发明实施例中，如果输入共模电压VCM偏向接地电压GND(比如，落于图4的第I区)时，NMOS差动输入对会被关闭，但流入至PMOS差动输入对的电流会被补偿，如图12A与图12B所示，补偿电流由电流镜M19与M20所提供。相似地，如果输入共模电压VCM偏向操作电压VDD(比如，落于图4的第3区)时，PMOS差动输入对会被关闭，但流入至NMOS差动输入对的电流会被补偿，如图9A与图9B所示，补偿电流由电流镜M23与M24所造成(实际上是，晶体管M23会汲取电流，使得NMOS差动输入对要提供更多电流)。通过对差动输入对的补偿，能快速使电压VOUTP与VOUTN拉开(其中一个被抬至操作电压VDD，另一个则被拉低至接地GND)并快速比较出结果，使得本发明实施例的比较器电路所能辨识的输入共模电压的范围可达到轨对轨。虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中的普通技术人员在不脱离本发明的精神和范围内，当可作各种更动与润饰。因此，本发明的保护范围应当根据所附的权利要求书的范围进行界定的为准。主要组件符号说明Ml M24 :晶体管swl swl2 :开关M7C、M8C =NMOS 电容 I :电流源200:决定电路210与220 :施密特触发器
230、250 :逻辑闸电路240 :延迟电路260 D型正反器。
权利要求
1.一种比较器，包括 宽摆幅跨导运算放大器，至少包括第一与第二差动输入对，分别接收第一与第二差动输入信号，在比较所述第一与所述第二差动输入信号时，所述宽摆幅跨导运算放大器产生第一与第二中间输出电压； 电流开关组； 电流镜组，当所述第一与所述第二差动输入信号的输入共模电压靠近第一与第二参考电压之一时，所述第一与所述第二差动输入对之一被关闭，且所述电流开关组与所述电流镜组补偿流经所述第一与所述第二差动输入对之另一的电流；以及 决定电路，耦接至所述宽摆幅跨导运算放大器，所述决定电路拉开所述第一与所述第二中间输出电压间的电压差，并输出一电压比较输出信号。
2.根据权利要求I所述的比较器，还包括 输入开关组，耦接于所述宽摆幅跨导运算放大器与所述第一与所述第二差动输入信号之间，以选择性导通所述第一与所述第二差动输入信号至所述宽摆幅跨导运算放大器。
3.根据权利要求I所述的比较器，还包括 复数电压保持电路，耦接至所述宽摆幅跨导运算放大器，用以保持所述宽摆幅跨导运算放大器的复数内部栅极偏压。
4.根据权利要求I所述的比较器，其中，当所述比较器受控于复数控制频率信号而操作于一等化阶段时，所述第一与所述第二差动输入对皆为导通，且流经所述第一与所述第二差动输入对的二电流相等，所述第一与所述第二中间输出电压的位准相同，所述决定电路输出一先前电压比较输出信号。
5.根据权利要求I所述的比较器，其中， 所述电流开关组包括第一与第二电流开关；以及 所述电流镜组包括第一与第二电流镜，分别耦接于所述第一与所述第二电流开关。
6.根据权利要求5所述的比较器，其中， 所述第一与所述第二参考电压包括接地电压与操作电压； 当所述共模电压介于第一偏压与第二偏压之间时，所述第一电流开关与所述第一电流镜皆关闭，所述第二电流开关与所述第二电流镜皆关闭，所述第一与所述第二差动输入对皆导通，差额电流流经于所述宽摆幅跨导运算放大器与所述决定电路之间，使得所述第一与所述第二中间输出电压之一被拉高而另一被拉低，所述决定电路形成一正反馈回路以进一步拉开所述第一与所述第二中间输出电压间的所述电压差，使所述第一与所述第二中间输出电压之一被拉高至所述操作电压而另一被拉低至所述接地电压。
7.根据权利要求6所述的比较器，其中， 当所述共模电压高于所述第二偏压且偏向所述操作电压时，所述第一电流开关与所述第一电流镜皆关闭，所述第二电流开关与所述第二电流镜皆导通，所述第一与所述第二差动输入对分别为导通与关闭，所述第二电流开关与所述第二电流镜补偿流经所述第一差动输入对的第一差动电流，所述差额电流流经于所述宽摆幅跨导运算放大器与所述决定电路之间，使得所述第一与所述第二中间输出电压之一被拉高而另一被拉低，所述决定电路形成所述正反馈回路以进一步拉开所述第一与所述第二中间输出电压间的所述电压差，使所述第一与所述第二中间输出电压之一被拉高至所述操作电压而另一被拉低至所述接地电压。
8.根据权利要求7所述的比较器，其中， 当所述共模电压等于所述第二偏压时，所述第一电流开关与所述第一电流镜皆关闭，所述第二电流开关与所述第二电流镜皆导通，所述第一与所述第二差动输入对皆为导通，所述第二电流开关与所述第二电流镜补偿流经所述第一差动输入对的所述第一差动电流，所述差额电流流经于所述宽摆幅跨导运算放大器与所述决定电路之间，使得所述第一与所述第二中间输出电压之一被拉高而另一被拉低，所述决定电路形成所述正反馈回路以进一步拉开所述第一与所述第二中间输出电压间的所述电压差，使所述第一与所述第二中间输出电压之一被拉高至所述操作电压而另一被拉低至所述接地电压。
9.根据权利要求8所述的比较器，其中， 当所述共模电压等于所述第一偏压时，所述第一电流开关与所述第一电流镜皆导通，所述第二电流开关与所述第二电流镜皆关闭，所述第一与所述第二差动输入对皆为导通，所述第一电流开关与所述第一电流镜补偿流经所述第二差动输入对的第二差动电流，所述差额电流流经于所述宽摆幅跨导运算放大器与所述决定电路之间，使得所述第一与所述第二中间输出电压之一被拉高而另一被拉低，所述决定电路形成所述正反馈回路以进一步拉开所述第一与所述第二中间输出电压间的所述电压差，使所述第一与所述第二中间输出电压之一被拉高至所述操作电压而另一被拉低至所述接地电压。
10.根据权利要求9所述的比较器，其中， 当所述共模电压低于所述第一偏压且偏向所述接地电压时，所述第一电流开关与所述第一电流镜皆导通，所述第二电流开关与所述第二电流镜皆关闭，所述第一与所述第二差动输入对分别为关闭与导通，所述第一电流开关与所述第一电流镜补偿流经所述第二差动输入对的所述第二差动电流，所述差额电流流经于所述宽摆幅跨导运算放大器与所述决定电路之间，使得所述第一与所述第二中间输出电压之一被拉高而另一被拉低，所述决定电路形成所述正反馈回路以进一步拉开所述第一与所述第二中间输出电压间的所述电压差，使所述第一与所述第二中间输出电压之一被拉高至所述操作电压而另一被拉低至所述接地电压。
全文摘要
比较器包括宽摆幅跨导运算放大器，至少包括第一与第二差动输入对，分别接收第一与第二差动输入信号，在比较该第一与该第二差动输入信号时，该宽摆幅跨导运算放大器产生第一与第二中间输出电压；电流开关组；电流镜组，当该第一与该第二差动输入信号的输入共模电压靠近第一与第二参考电压之一时，该第一与该第二差动输入对之一被关闭，且该电流开关组与该电流镜组补偿流经该第一与该第二差动输入对之另一的电流；以及决定电路，拉开该第一与该第二中间输出电压间的电压差，并输出电压比较输出信号。通过对差动输入对的补偿，能快速使电压VOUTP与VOUTN拉开并快速比较出结果，使得比较器电路所能辨识的输入共模电压的范围可达到轨对轨。
文档编号H03K5/24GK102629865SQ201110097138
公开日2012年8月8日 申请日期2011年4月18日 优先权日2011年2月8日
发明者光宇, 周世宗 申请人:瑞鼎科技股份有限公司