专利名称：一种逐次逼近数模转换器的电阻串复用电路结构的制作方法
技术领域：
本发明属于模拟数字转换技术领域，特别涉及一种能降低成本，减少功耗的逐次逼近数模转换器电路结构。
背景技术：
随着数字技术和通信技术的不断发展，对于模拟数字转换器(Analog-to-Digital Converter, ADC)的要求越来越高。ADC的作用是将连续的电压信号转化为数字编码，对其性能的要求主要是高速、高分辨率和低功耗。ADC的类型有很多种，而其中的逐次逼近式的模拟数字转换器(Successive Approximation Register ADC, SAR ADC)以中等速度、中等分辨率、低成本和低功耗受到广泛的应用，被应用于无线传感网络，生物医学仪器，电阻型触摸屏等设备上。通常的SAR ADC构成图如图1所示，主要包含一比较器101，一数字模拟转换器 (Digital-to-Analog Converter, DAC) 102 和一逐次逼近寄存器(SAR)逻辑控制 103。当 SAR ADC正常工作时，首先对输入的模拟电压(Vin)进行采样，然后通过二进制搜索算法对采样的Vin进行量化编码。量化开始时，SAR逻辑控制103首先设置最高有效位(Most Significant Bit，MSB)为1，其它位为0，并编码输出控制DAC 102。DAC 102将会输出电压VDAC。接着通过比较器101比较VDAe和参考电压Vcm电压值的大小。如果Vcm大于Vdac， 则比较器101输出逻辑高电平，SAR逻辑控制103中的MSB保持为1。相反，MSB被置位为 0。然后SAR逻辑控制103设置MSB的下一位为1，进行下一位的比较。这个过程一直持续到最后一位。最后，SAR ADC就完成了对Vin的量化编码。图1中SAR ADC的DAC 102模块如果采用这种全电容阵列结构，会占据较大的芯片面积(注本文提到的全电容阵列均指的是不采用分段级联结构的电容阵列，而是从最低位到最高位采用二进制加权电容阵列结构)。例如对于N位的SAR ADC，如果取单位电容值为C，全电容阵列的DAC总的电容值为2nC。随着ADC位数的增加，电容值以指数的形式增加，会消耗较大的芯片面积。采用分段结构的DAC可以在一定程度上解决全电容阵列DAC消耗过大芯片面积的问题。但采用分段结构，不可避免会引入一个以上的分数值电容的耦合电容。工艺上很难保证分数值电容值的精度，这样就限制了 ADC的精度。为了解决分数值值耦合电容的问题， 可以采用自校准技术对DAC进行校正。同时，采用自校准技术也可以在一定范围内校准DAC 中电容之间的匹配误差。因此一种可行的DAC方案如图2所示，包括两个部分一主要数字模拟转换器 (Main DAC, MDAC) 201，采用电容电阻混合组成的三段式结构，其高Y位为电容阵列，中间N 位为电阻串结构，低X位为电容阵列，这样只需引入一个耦合电容，保证了校准算法的有效实施；一自校准电路202，其中包含一校准数字模拟转换器(Calibration DAC，CDAC) 2021， CDAC的高P位采用电阻串结构，低Q位采用电容阵列构成。在ADC的系统结构中，需要参考电压来对输入的模拟电压进行量化编码。为了消除温度变化对参考电压的影响，通常采用一种称为带隙基准电压源作为ADC中的参考电压。在SAR ADC中，一般需要两个参考电压一参考电压Vref和一电压值为Vref —半的参考电压Vcm。为产生Vref和Vcm，可以采用如图3所示的结构。包括一带隙基准电压电路 301 ；一电压调节器302。在图2中，主要数字模拟转换器(MDAC) 201和校准数字模拟转换器(CDAC) 2021模块中都包含有一个电阻串结构。同时在图3中，电压调节器302模块也包含一个电阻串结构。这三个电阻串的存在，不仅会消耗了大量的功耗，也消耗了大量的芯片面积。
发明内容
本发明的目的是为了减少芯片面积以及降低芯片功耗，采用通过电阻串复用的方式，提出了一种低成本低功耗的SAR ADC结构。基于以上对SAR ADC中DAC的分析，在图2和图3的结构基础上，提出了电阻串复用的结构。在图2中，主要数字模拟转换器(MDAC) 201和校准数字模拟转换器(CDAC) 2021 中分别含有一连接于参考电压Vref和地之间的电阻串，其作用都是对Vref分压后驱动后级的电容。区别仅在于MDAC 201需要2"段等值电阻，而CDAC 2021需要2P段等值电阻。 同时在图3中，为了得到参考电压Vref和Vcm，电压调节器302使用了两个等值电阻串联构成。这三个电阻串的存在不仅会消耗大量的功耗，也占用了大量的芯片面积。本发明设想如果将MDAC 20UCDAC 2021和电压调节器302三个模块的电阻串复用，不仅减少了芯片面积，也降低了功耗。因此，本发明提供一种带自校准的电阻串复用的逐次逼近数模转换器电路结构， 如图4所示。该电路包含一主要数字模拟转换器(MDAC)403，采用电容电阻混合结构；一自校准电路404，其中包含一校准数字模拟转换器(CDAC) 4041，采用电容电阻混合结构；一参考电压产生电路401，采用带隙基准电压源产生一带隙电压，然后通过电压调节器产生参考电压Vref和Vcm ； —电阻串402，其中MDAC 403、CDAC 4041和参考电压产生电路401复用电阻串402，其连接关系如下参考电压产生电路(401)中的Vref、Vcm分别和电阻串(402) 中的 Vref、VCm 连接；MDAC(403)中 V·—Ki+1、V·—Ki 分别和电阻串(402)中的 V·—Ki+1、V·— Ki 连接；CDAC(4041)中 V·—Ki+1、V·—Ki 分别和电阻串(402)中的 V·—Ki+1、V·—Ki 连接。通过电阻串复用，可以构建一种低成本低功耗的SAR ADC0
图1为通常的SAR ADC的主要构成单元示意图；图2为主要数模转换器(MDAC)和自校准电路电路示意图；图3为参考电压Vref和Vcm产生电路图；图4为本发明MDAC、CDAC和参考电压产生电路复用电阻串示意图；图5为本发明具有自校准功能的SAR ADC结构示意图；图6为实施例中MDAC、CDAC和参考电压产生电路复用一个电阻串的结构示意图；图7为图6实施例中MDAC、CDAC和参考电压产生电路复用电阻串的等效电路模型图。
具体实施例方式下面结合附图，给出本发明的具体实施实例。需要说明的是实施实例中的参数并不影响本发明的一般性。假设实例中的SAR ADC具有12位分辨率，其中主要数模转换器 MDAC高5位是电容型，中间3位是电阻型，最低4位是电容型；自校准数模转换器CDAC具有9位分辨率，由高4位电阻型，低5位电容型构成。图5为具有自校准功能的逐次逼近数模转换器结构示意图，包含六个部分一主要数字模拟转换器(MDAC) 501 ；— 12位逐次逼近寄存器(12位SAR) 502 ； —比较器503 ； — 逻辑控制模块504 ；—自校准电路505 ；—参考电压产生电路506。其中的自校准电路505 包含如下五个部分一校准数字模拟转换器(CDAC) 5051 ；—误差补偿模块5052 ；— 9位逐次逼近寄存器(9位SAR) 5053 ；—存储器5054 ；—误差产生模块5055。系统上电后，电路首先对MDAC 501电容失配误差和耦合电容误差进行校正。通过CDAC 5051、逻辑控制模块 504、比较器503和9位SAR 5053，采用逐次逼近的方式将MDAC 501中对应的误差电压量化出来，产生9位的校正码，经过误差产生模块5055得到一个误差码，并将其存储在存储器 5054中。当校正完成后，进行正常转换时，系统会将MDAC 501中各位电容误差码值从存储器5054中读取出来，然后通过误差补偿模块5052产生9位码值加入到CDAC 5051中，再经过电容Cc对MDAC 501中的电容失配误差和耦合电容误差进行校准。图6为本发明中MDAC、CDAC和参考电压产生电路复用一个电阻串示意图，包括 一复用电阻串结构601 ；—参考电压产生电路602;—主要数字模拟转换器(MDAC)603 ； — 校准数字模拟转换器(CDAC) 604。其中，复用电阻串结构601由3部分构成一 16段等值电阻串(R0 R15)6011、一第一逻辑控制电路6012和一第二逻辑控制电路6013。电阻串 6011中的电阻RO R15下端的标号依次是LO L15。电阻串6011的最上端接参考电压产生电路602中的Vref，L8接参考电压产生电路602中的Vcm，从而构成参考电压产生电路。电阻串6011中的L0、L2、L4、L6、L8、L10、L12、L14接第一逻辑控制电路6012中的L0、 L2、L4、L6、L8、L10、L12、L14，使得电阻串6011和第一逻辑控制电路6012构成MDAC 603的第7、6和5位。其中MDAC 603是12位的数模转换器，其高5位为电容结构，电容上极板接 MDAC 603的输出MDAC_0UT，下极板分别接一个三项选择开关，可以选择接输入电压Vin、参考电压Vref和地电位；低4位也是电容结构，和高5位之间由一个单位电容值的耦合电容连接，其上极板接一个和参考电压Vcm相接的开关，下极板分别接一个三项选择开关，可以选择接输入电压VIN、电阻串601的两个输出端VmAC Ki和Vmc Ki+1。电阻串6011中的LO L15接第二逻辑控制电路6013中的LO L15，使得电阻串6011和第二逻辑控制电路6013 构成CDAC 604的第9、8、7和6位。其中CDAC604是9位的数模转换器，其高四位是电阻结构，低五位是电容结构，其上极板通过一个耦合电容接MDAC 603的输出端MDAC_0UT，下极板接分别接一个两项选择开关，可以选择接电阻串601的两个输出端VmA。Ki和VmA。Ki+1。由于MDAC 603、CDAC 604和参考电压产生电路602中的电阻串进行了复用，MDAC 603和CDAC 604部分减少了单位电容的数目，而没有额外增加电阻。MDAC 603中包括耦合电容在内，总的电容数为48个单位电容。对于9位的CDAC 604，因为进行了电阻复用，只需 32个单位电容。本设计中，加上MDAC 603和CDAC 604之间的耦合电容Ce，总共需要的电容数量是81个单位电容。对于12位的SAR ADC，如果采用全电容阵列，总共需要4096个单位电容。因此这种电阻串复用电路结构的SAR ADC显著的减少了芯片面积，降低了功耗。
图7是MDAC、CDAC和参考电压产生电路共用电阻串的等效电路模型图，包含三个部分一电阻串701 ；—CDAC等效电容模型702 ；—MDAC等效电容模型703。当电阻串701 中间节点对电容充放电时，等效充放电电阻最大为复用电阻串总电阻RDAe的1/4，对应的小信号建立时间最长。如要求在时钟高电平期间的1/5时间内比较器输入端达到12位的精度，则在电阻节点需要达到的精度至少为8位。采用公式(1)可以得到复用电阻串总电阻 Rdac的取值。式中f表示输入时钟频率，C表示单位电容的容值。
Λ ι 1、
(一 χ — χ —)Rdac < 5/2~ (式 1)
(―xl.85xCx/ 28) 4虽然本发明的低成本低功耗逐次逼近数模转换器的电路结构内容已经以实例的形式公开如上，然而并非用以限定本发明，如果本领域技术人员，在不脱离本发明的精神所做的非实质性改变或改进，都应该属于本发明权利要求保护的范围。
权利要求
1.一种逐次逼近数模转换器的电阻串复用电路结构，包含有一主要数字模拟转换器MDAC (403)、一校准数字模拟转换器CDAC (4041)、一参考电压产生电路(401)和一电阻串(402)，其特征在于MDAC(403)、CDAC(4041)和参考电压产生电路(401)复用一电阻串 (402)，其连接关系如下参考电压产生电路(401)中的Vref、Vcm分别和电阻串(402)中的 Vref, Vcm 连接；MDAC(403)中 VMAC—Ki+1、Vmcjii 分别和电阻串(402)中的 VMAC—Ki+1、Vmacju 连接 CDAC(4041)Ki+1、V_—Ki 分别和电阻串(402)中的 Ki+1、Ki 连接。
2.根据权利要求1所述的逐次逼近数模转换器的电阻串复用电路结构，其特征在于所述结构采用了自校准电路。
3.根据权利要求1所述的逐次逼近数模转换器的电阻串复用电路结构，其特征在于主要数字模拟转换器MDAC(403)是电容电阻混合结构。
4.根据权利要求1所述的逐次逼近数模转换器的电阻串复用电路结构，其特征在于校准数字模拟转换器CDAC(4041)是电容电阻混合结构。
5.根据权利要求1所述的逐次逼近数模转换器的电阻串复用电路结构，其特征在于参考电压产生电路，采用带隙基准源产生带隙基准电压，并通过电压调节器产生了两个参考电压Vref禾口 Vcm。
全文摘要
本发明公开了一种逐次逼近数模转换器(SAR ADC)的电阻串复用电路结构，它属于模拟数字转换技术，特别涉及一种能降低成本，减少功耗的SAR ADC电路结构。该结构包括一主要数模转换器MDAC(403)，采用电容型和电阻型混合构成；一校准数字模拟转换器CDAC(4041)，采用电容型和电阻型混合构成；一参考电压产生电路(401)，输入级依据一带隙电压产生电路产生一带隙基准电压，输出级依据一电压调节器产生参考电压Vref和参考电压值为Vref一半的参考电压Vcm；一电阻串(402)。本发明的SAR ADC结构中MDAC(403)、CDAC(4041)和参考电压产生电路(401)通过复用一电阻串(402)，不但减小了芯片面积，同时降低了功耗。
文档编号H03M1/10GK102324934SQ20111018450
公开日2012年1月18日 申请日期2011年7月4日 优先权日2011年7月4日
发明者于奇, 关允超, 宁宁, 张军, 杜翎, 王向展 申请人:电子科技大学