专利名称：用于产生输出时钟信号的时钟生成电路及相关方法
技术领域：
本发明涉及一种时钟生成电路，尤其涉及一种可以产生特定工作周期并调整输出频率的时钟生成电路及相关方法。
背景技术：
传统上，倍频电路通常通过锁相回路(Phase Locked Loop, PU)来实现,然而,利用锁相回路来实现的倍频电路会有以下三个缺点第一，锁相回路对于噪声比较敏感，亦即，其稳定度会比较差；第二，锁相回路的闭回路参数需要仔细设计以使得锁相回路可以稳定操作；第三，锁相回路需要经过许多的时钟周期后才会进入稳定状态。如上所述，利用锁相回路来实现的倍频电路在设计上的复杂度会比较高，且所达
到的效果也并不稳定。
发明内容
因此，本发明的目的之一在于提供一种时钟生成电路及相关方法，其具有较佳的抗噪声能力、稳定度，且可以快速地输出所需的时钟信号，以解决上述问题。依据本发明实施例，一种用于产生输出时钟信号的时钟生成电路包含有脉冲发生器、延迟信号产生模块以及时钟发生器。该脉冲发生器用来产生第一脉冲信号；该延迟信号产生模块耦接于该脉冲发生器，且用来接收该第一脉冲信号并产生多个第二脉冲信号，其中该多个第二脉冲信号与该第一脉冲信号之间分别具有不同的延迟量；该时钟发生器耦接于该脉冲发生器与该延迟信号产生模块，并依据该第一脉冲信号与该多个第二脉冲信号以产生该输出时钟信号。依据本发明另一实施例，一种用于产生输出时钟信号的时钟产生方法包含有产生第一脉冲信号；接收该第一脉冲信号并产生多个第二脉冲信号，其中该多个第二脉冲信号与该第一脉冲信号之间分别具有不同的延迟量；以及依据该第一脉冲信号与该多个第二脉冲信号以产生该输出时钟信号。
图I为依据本发明实施例的时钟生成电路的示意图；图2为依据本发明实施例的延迟信号产生模块的示意图；图3为依据本发明实施例的时钟发生器的示意图；以及图4为图I至图3所示的各信号的时序图。主要元件符号说明100时钟生成电路110脉冲发生器120延迟信号产生模块130时钟发生器
210_1 210_K操作单元212、222、232延迟单元214、216、318与非门220,230延迟通道310逻辑门群组312反向器
314、316缓冲器320除频器
具体实施例方式请参考图1，图I为依据本发明实施例的时钟生成电路100的示意图。如图I所示，时钟生成电路100用来调整输入时钟信号CLK_IN的时钟以及工作周期(duty cycle)以产生输出时钟信号CLK_0UT，且时钟生成电路100包含有脉冲发生器110、延迟信号产生模块120以及时钟发生器130。在时钟生成电路100的操作上，首先，脉冲发生器110接收输入时钟信号CLK_IN并产生具有相同频率的第一脉冲信号P_in ;接着，延迟信号产生模块120接收第一脉冲信号P_in并产生M个第二脉冲信号P_1 P_M，其中M个第二脉冲信号P_1 P_M与第一脉冲信号P_in之间分别具有不同的延迟量，举例来说，在本发明实施例中，M个第二脉冲信号中第N个第二脉冲信号P_N与第一脉冲信号？_111之间的延迟量为(N/(M+1)) *T，其中T为第一脉冲信号P_in的周期，亦即第二脉冲信号P_1与第一脉冲信号P_in之间的延迟量为(1/(M+1)) *T、第二脉冲信号P_2与第一脉冲信号？_化之间的延迟量为(2/m)) .T、...以此类推。最后，时钟发生器130依据第一脉冲信号P_in与M个第二脉冲信号P_1 P_M以产生输出时钟信号CLK_0UT。以下，举例详细说明延迟信号产生模块120与时钟发生器130的详细电路与操作，假设M = 2，亦即延迟信号产生模块120会产生两个第二脉冲信号P_l、P_2，则延迟信号产生模块120与时钟发生器130的电路架构可分别如图2、图3所示，且图4为相关信号的时序图。参见图2所示的延迟信号产生模块120，延迟信号产生模块120包含有K个串接的操作单元210_1 210_K，其中操作单元的数量K可以由设计者依据第一脉冲信号P_in的频率与延迟单元212的延迟量来决定。每一个操作单元210_1 210_K包含有三个延迟单元212、两个与非门214、216、以及两个延迟通道220、230，其中三个延迟单元212中第一个延迟单元用来接收第一脉冲信号P_in,延迟通道220包含有一个延迟单元222,且延迟通道230包含有2个延迟单元232。此外，在本实施例中，延迟单元212、222、232均具有相同的延迟量。此外，参见图3所示的时钟发生器130，时钟发生器130包含有逻辑门群组310以及除频器320 (在本实施例中，除频器320可以为D型正反器)，其中逻辑门群组310包含有反向器312、两个缓冲器314、316以及与非门318。在延迟信号产生模块120与时钟发生器130的操作上，延迟信号产生模块120接收第一脉冲信号P_in,并输出两个第二脉冲信号P_1、P_2,其中第二脉冲信号P_1与第一脉冲信号P_in之间的延迟量为(T/3)，而第二脉冲信号P_2与第一脉冲信号P_in之间的延迟量为(2T/3)。详细来说，请参考图2，延迟信号产生模块120中的延迟单元212的数量经过设计，以使得操作单元210_1 210_K中只会有特定操作单元的两个与非门214、216会输出低电压电平的脉冲(亦即两个与非门214、216中每一个与非门的两个输入端会同时具有逻辑“I”)。换句话说，会输出低电压电平脉冲的特定操作单元，其两个与非门214、216所接收到的两个信号分别为第一脉冲信号P_in以及经由多个延迟单元212延迟近一个周期的第一脉冲信号P_in。举例来说，假设第一脉冲信号P_in的周期为T，且每一个延迟单元212的延迟量为(T/9)，则第三个操作单元210_3会输出具有低电压电平的脉冲，而其它的操作单元则不会输出任何低电压电平的脉冲。上述特定操作单元中两个与非门214、216所输出脉冲的相位与第一脉冲信号P_in大致上相同。接着，两个与非门216、214所输出脉冲分别经由延迟通道220、230的延迟之后，分别产生两个第二脉冲信号？_11_2，其中由于延迟通道220中的延迟单元222的数量是延迟单元212数量的(1/3)，故第二脉冲信号？_1与第一脉冲信号？_化之间的延迟量会是(T/3);类似地，由于延迟通道230中的延迟单元232的数量是延迟单元212数量的(2/3)，故第二脉冲信号P_2与第一脉冲信号P_in之间的延迟量会是(2T/3)。 接着，时钟发生器130接收第一脉冲信号P_in与两个第二脉冲信号P_l、P_2,并据以产生第三时钟信号？_0机。参见图4，第三时钟信号P_out的频率为第一脉冲信号？_化的三倍。接着，除频器320对第三时钟信号P_out进行除频操作以产生输出时钟信号CLK_OUT，其中输出时钟信号CLK_0UT的频率为第一脉冲信号P_in的I. 5倍，且其工作周期为50%。如上所述，本发明的时钟生成电路100利用数字方式来产生输出时钟信号CLK_OUT,因此具有较佳的抗噪声能力，且本发明的时钟生成电路100并非为闭回路，因此具有较佳的稳定性。此外，由于时钟生成电路100不需要如锁相回路需要经过许多的时钟周期后才会进入锁定状态，因此可以快速地输出所需的时钟信号。此外，图2、3所示的延迟信号产生模块120与时钟发生器130针对输出时钟信号CLK_0UT的频率为第一脉冲信号P_in的I. 5倍来设计的。针对输出时钟信号CLK_0UT的不同频率，操作单元210_1 210J(中延迟单元、与非门、以及延迟通道的数量也需要变化，由于本发明领域普通技术人员应能在阅读过以上内容后轻易了解如何修改操作单元210_1 210_K的电路，故细节在此不再赘述。另外，需注意的是，图2所示的延迟信号产生模块120与图3所示的时钟发生器130的电路架构仅为一范例说明，而并非作为本发明的限制。举例来说，在本发明另一实施例中，图2所示的延迟信号产生模块120中每一个操作单元210_1 210_K中的与非门214、216可以被替换为与门(AND gate)，图3所示的反向器312可以被替换为缓冲器，且图3所示的与非门318可以被替换为与门。换句话说，只要延迟信号产生模块120可以接收第一脉冲信号P_in并产生M个第二脉冲信号P_1 P_M，其中M个第二脉冲信号P_1 P_M与第一脉冲信号P_in之间分别具有不同的延迟量，且时钟发生器130可以依据第一脉冲信号P_in与M个第二脉冲信号P_1 P_M来产生输出时钟信号CLK_0UT，其中输出时钟信号CLK_0UT的频率高于第一脉冲信号P_in，且具有特定的工作周期，这些设计上的变化均应属于本发明的范围。简要归纳本发明，本发明的时钟生成电路包含有脉冲发生器、延迟信号产生模块以及时钟发生器。该脉冲发生器用来产生第一脉冲信号；该延迟信号产生模块耦接于该脉冲发生器，且用来接收该第一脉冲信号并产生多个第二脉冲信号，其中该多个第二脉冲信号与该第一脉冲信号之间分别具有不同的延迟量；该时钟发生器耦接于该脉冲发生器与该延迟信号产生模块，并依据该第一脉冲信号与该多个第二脉冲信号以产生该输出时钟信号。此外，与现有技术的锁相回路相比较，本发明的时钟生成电路具有较佳的抗噪声能力、稳定度，且可以快速地输出所需的时钟信号。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等通变化与修改，皆应属本发明的覆盖范围。
权利要求
1.一种用于产生输出时钟信号的时钟生成电路，包含有 脉冲发生器，用来产生第一脉冲信号； 延迟信号产生模块，耦接于所述脉冲发生器，用来接收所述第一脉冲信号并产生多个第二脉冲信号，其中所述多个第二脉冲信号与所述第一脉冲信号之间分别具有不同的延迟量；以及 时钟发生器，耦接于所述脉冲发生器与所述延迟信号产生模块，并依据所述第一脉冲信号与所述多个第二脉冲信号以产生所述输出时钟信号。
2.如权利要求I所述的时钟生成电路，其中所述多个第二脉冲信号包含有M个第二脉冲信号，且所述M个第二脉冲信号中第N个第二脉冲信号与所述第一脉冲信号之间的延迟量为(N/(M+1)) *T，M、N分别为正整数，T为所述第一脉冲信号的周期。
3.如权利要求I所述的时钟生成电路，其中所述延迟信号产生模块包含有多个操作单元，所述多个操作单元以串接的方式连接，且每一个操作单元至少包含有 多个延迟单元，其中所述多个延迟单元中第一个延迟单元用来接收所述第一脉冲信号; 多个与非门，其中每一个与非门的输入端耦接于所述多个延迟单元中最后一个延迟单元与所述脉冲发生器；以及 多个延迟通道，分别耦接于所述多个与非门的多个输出端，用来分别对所述多个与非门的多个输出进行延迟操作以产生所述多个第二脉冲信号，其中所述多个延迟通道具有不同的延迟量。
4.如权利要求3所述的时钟生成电路，其中所述多个第二脉冲信号包含有M个第二脉冲信号，所述多个延迟单元包含有(M+1)个延迟单元，所述多个与非门包含有M个与非门，所述多个延迟通道包含有M个延迟通道，且所述多个延迟通道的多个延迟量分别等于I M个延迟单元的延迟量。
5.如权利要求I所述的时钟生成电路，其中所述时钟发生器包含有 逻辑门群组，用来接收所述第一脉冲信号与所述多个第二脉冲信号，以产生第三脉冲信号，其中所述第三脉冲信号的频率大于所述第一脉冲信号。
6.如权利要求5所述的时钟生成电路，其中所述时钟发生器还包含有 除频器，耦接于所述逻辑门群组，用来对所述第三脉冲信号进行除频操作以产生所述输出时钟信号。
7.一种用于产生输出时钟信号的时钟产生方法，包含有 产生第一脉冲信号； 接收所述第一脉冲信号并产生多个第二脉冲信号，其中所述多个第二脉冲信号与所述第一脉冲信号之间分别具有不同的延迟量；以及 依据所述第一脉冲信号与所述多个第二脉冲信号以产生所述输出时钟信号。
8.如权利要求7所述的时钟产生方法，其中所述多个第二脉冲信号包含有M个第二脉冲信号，且所述M个第二脉冲信号中第N个第二脉冲信号与所述第一脉冲信号之间的延迟量为(N/(M+1)) *T，M、N分别为正整数，T为所述第一脉冲信号的周期。
9.如权利要求7所述的时钟产生方法，其中接收所述第一脉冲信号并产生所述多个第二脉冲信号的步骤包含有提供延迟信号产生模块以接收所述第一脉冲信号并产生所述多个第二脉冲信号，其中所述延迟信号产生模块包含有多个操作单元，所述多个操作单元以串接的方式连接，且每一个操作单元至少包含有 多个延迟单元，其中所述多个延迟单元中第一个延迟单元用来接收所述第一脉冲信号; 多个与非门，其中每一个与非门的输入端耦接于所述多个延迟单元中最后一个延迟单元与所述脉冲发生器；以及 多个延迟通道，分别耦接于所述多个与非门的多个输出端，用来分别对所述多个与非门的多个输出进行延迟操作以产生所述多个第二脉冲信号，其中所述多个延迟通道具有不同的延迟量。
10.如权利要求9所述的时钟产生方法，其中所述多个第二脉冲信号包含有M个第二脉冲信号，所述多个延迟单元包含有(M+1)个延迟单元，所述多个与非门包含有M个与非门，所述多个延迟通道包含有M个延迟通道，且所述多个延迟通道的多个延迟量分别等于I M个延迟单元的延迟量。
11.如权利要求7所述的时钟产生方法，其中依据所述第一脉冲信号与所述多个第二脉冲信号以产生所述输出时钟信号的步骤包含有 接收所述第一脉冲信号与所述多个第二脉冲信号，以产生第三脉冲信号，其中所述第三脉冲信号的频率大于所述第一脉冲信号。
12.如权利要求11所述的时钟产生方法，其中依据所述第一脉冲信号与所述多个第二脉冲信号以产生所述输出时钟信号的步骤还包含有 对所述第三脉冲信号进行除频操作以产生所述输出时钟信号。
全文摘要
一种用于产生输出时钟信号的时钟生成电路包含有脉冲发生器、延迟信号产生模块以及时钟发生器。该脉冲发生器用来产生第一脉冲信号；该延迟信号产生模块耦接于该脉冲发生器，且用来接收该第一脉冲信号并产生多个第二脉冲信号，其中该多个第二脉冲信号与该第一脉冲信号之间分别具有不同的延迟量；该时钟发生器耦接于该脉冲发生器与该延迟信号产生模块，并依据该第一脉冲信号与该多个第二脉冲信号以产生该输出时钟信号。
文档编号H03L7/24GK102857224SQ201110183068
公开日2013年1月2日 申请日期2011年6月27日 优先权日2011年6月27日
发明者王佳祥 申请人:英属开曼群岛商恒景科技股份有限公司