专利名称：一种改进型dds信号发生器的制作方法
技术领域：
一种改进型DDS信号发生器技术领域[0001]本实用新型属于仪器仪表领域，涉及一种改进型DDS信号发生器。
技术背景[0002]DDS信号发生器，即直接数字式频率合成器，与传统的频率合成器相比，DDS信号发生器具有低成本、高分辨率和快速转换时间等优点，广泛使用在典型与电子仪器领域。当前的DDS信号发生器相位累加器输出数据直接送入存储器地址输入，导致所需要的波形存储器容量大，且频率步进值大，不容易调节。发明内容[0003]本实用新型的目的在于，针对传统的DDS信号发生器，提出一种改进型DDS信号发生器，旨在减小频率步进值，节省存储空间。[0004]一种改进型DDS信号发生器，包括晶振、FPGA、SRAM和D/A转换器。FPGA接收晶振输入的时钟信号和外部输入的频率字，FPGA进行处理后输入至SRAM，SRAM的输出与D/A转换器信号连接。[0005]所述的FPGA由锁相环、相位累加器和除法器组成；锁相环接收晶振输入的时钟信号，锁相环输出的信号作为相位累加器的时钟，相位累加器接收外部输入的频率字，相位累加器的输出作为除法器的输入，除法器输出信号作为FPGA的输出。[0006]与现有的技术相比，本实用新型的有益效果是减小了波形存储器的容量，降低了频率步进值。
[0007]图1是本实用新型的结构示意图；[0008]图2是DDS信号发生器的工作过程示意图。
具体实施方式
[0009]
以下结合附图对本实用新型作进一步说明。[0010]如图1所示，一种改进型DDS信号发生器包括晶振、FPGA、SRAM、D/A转换器；FPGA 接收晶振输入的时钟信号和外部输入的数据，FPGA将输入处理之后输出给SRAM地址输入端，SRAM数据输出端输出数据给D/A转换器，D/A转换器输出的信号就是所需要的信号；其中FPGA包括锁相环、相位累加器和除法器，锁相环接收FPGA接收的晶振输入的时钟信号， 锁相环输出的信号作为相位累加器的时钟，相位累加器的输出作为除法器的输入，除法器输出信号直接送出FPGA。[0011]如图2所示，上述信号发生器产生DDS信号的具体步骤[0012]步骤Al 将输入到FPGA频率为36MHz的时钟输入，经锁相环，输出产生频率为 360KHz 的 CLK_DIV 信号。[0013]步骤A2 =FPGA将外部输入的频率字存入FPGA内建的REG_FW步长寄存器中，将输入的相位初始值存入FPGA内建的REG_PHASE相位寄存器中，其中REG_FW步长寄存器是用于调节输出信号频率。[0014]步骤A3 在FPGA中内建相位累加寄存器REG_ACC，设定相位累加器寄存器REG_ ACC的初始值为REG_PHASE相位寄存器所保存的数值，其中REG_PHASE相位寄存器是用来调整输出信号相位。[0015]步骤A4 相位累加器寄存器REG_ACC在CLK_DIV信号的上升沿时，以REG_FW步长寄存器中的数值为步长自增，并将相位累加器寄存器REG_ACC对累加器模值即数值 36000000取模，并将所得的数值存入相位累加器寄存器REG_ACC。[0016]步骤A5 取出相位累加器寄存器REG_ACC中的数值，SRAM地址寄存器R0M_ADDR的数值等于相位累加器寄存器REG_ACC的数值乘以36000，再整除累加器模值36000000，其中除法采用了 14级流水线除法器实现。[0017]步骤A6 将SRAM内地址为R0M_ADDR中存储的数据输出到D/A的输入端，D/A的输出端就得到了所需要的信号。[0018]相位累加器寄存器REG_ACC的取模运算是这样实现的[0019]步骤Bl 判断相位累加器寄存器REG_ACC中的数值是否大于累加器模值11_嫩乂，如果是则执行步骤B2，否则执行步骤B3。[0020]步骤B2 相位累加器寄存器REG_ACC中的数值等于相位累加器寄存器REG_ACC中的数值减去累加器模值M_MAX。[0021]步骤B3 相位累加器寄存器REG_ACC中的数值不变。
权利要求1. 一种改进型DDS信号发生器，包括晶振、FPGA、SRAM和D/A转换器，其特征在于FPGA 接收晶振输入的时钟信号和外部输入的频率字，FPGA进行处理后输入至SRAM，SRAM的输出与D/A转换器信号连接；所述的FPGA由锁相环、相位累加器和除法器组成；锁相环接收晶振输入的时钟信号， 锁相环输出的信号作为相位累加器的时钟，相位累加器接收外部输入的频率字，相位累加器的输出作为除法器的输入，除法器输出信号作为FPGA的输出。
专利摘要本实用新型公布了一种改进型DDS信号发生器。目前DDS信号发生器要产生低频频率信号和实现低频率步进，需要使用很大的存储空间。本实用新型包括晶振、FPGA、SRAM和D/A转换器。FPGA接收晶振输入的时钟信号和外部输入的频率字，FPGA进行处理后输入至SRAM，SRAM的输出与D/A转换器信号连接。FPGA由锁相环、相位累加器和除法器组成；锁相环接收晶振输入的时钟信号，锁相环输出的信号作为相位累加器的时钟，相位累加器接收外部输入的频率字，相位累加器的输出作为除法器的输入，除法器输出信号作为FPGA的输出。本实用新型减小了波形存储器的容量，降低了频率步进值。
文档编号H03L7/18GK202334494SQ201120480848
公开日2012年7月11日 申请日期2011年11月28日 优先权日2011年11月28日
发明者何志伟, 邹宏, 高明煜, 黄健, 黄继业 申请人:杭州电子科技大学