专利名称：一种上电复位电路的制作方法
技术领域：
本实用新型涉及ー种可集成的带延迟和脉冲的上电复位电路。
背景技术：
随着集成电路规模的扩大，其内部不可避免的同时含有数字电路和模拟电路，为保证集成电路内部数字逻辑的正确性，需要提供复位信号。上电复位电路(power onreset，简称P0R)，即在电源上电过程中，产生ー个有效的复位信号来使内部电路锁定或翻转，以便在上电期间更好的定义逻辑状态。ー种最简单最常见的上电复位电路的实现方式如图I所示，利用RC的充放电原理来实现。当电源电压开始升高吋，电容两端电压不能突变仍保持低电位，随着电源电压对电容C充电，电容两端电压慢慢升高，当它到达后级反向器的阈值电压时，复位信号立刻翻转 为高电平，并一直保持高电平状态。这种上电复位电路结构简单，只能提供由低到高的上升沿，而且在电源电压过低时会引起系统复位的不稳定。目前集成电路系统结构越来越复杂，集成度越来越高，数字电路里复位信号一般都是低电平有效，因此产生一个带有一定延迟和一定低电平脉冲宽度的上电复位信号显的尤为重要，同时该电路功耗低，稳定性好。
实用新型内容本实用新型要解决的技术问题是提供ー种可集成的相对电源电压有延迟的带有脉冲的上电复位电路。为解决上述问题，本实用新型提供了ー种集成电路芯片上的上电复位电路，该可集成到芯片内部的上电复位电位，包括三部分电路，所述三部分电路中第一电源电压延迟产生电路与第二电源电压延迟产生电路分别与复位信号脉冲产生电路相接；所述第一电源电压的延时产生电路包括第一偏置电压产生电路、第一 MOS晶体管、第二 MOS晶体管、第三MOS晶体管、第四MOS晶体管、第五MOS晶体管、第六MOS晶体管和第一施密特触发器偏置电压产生电路的一端接电源，一端接地，另一端与第三MOS晶体管的栅端相连；第一 MOS晶体管源端连接到电源，栅端与自身的漏端相连，并连接到第二 MOS晶体管的源端；第二 MOS晶体管源端与上述的漏端相连，栅端接地，漏端与第三MOS晶体管的漏端相连；第三MOS晶体管源端接地，栅端与上述第一偏置电压产生电路的一端相连，漏端与第二 MOS晶体管的漏端相连，同时连接到第四MOS晶体管的栅端；第四MOS晶体管源端和漏端都与地相连，栅端与上述第三MOS晶体管的漏端相连；第五MOS晶体管栅端与上述第四MOS晶体管的栅端相连，源端接电源，漏端与第六MOS晶体管的漏端相连；第六MOS晶体管栅端与上述第四MOS晶体管的栅端相连，源端接地，漏端与第五MOS晶体管的漏端相连；第一施密特触发器一端与第五MOS晶体管的漏端相连，另一端与第三部分复位信号脉冲产生电路的异或电路一端相连。[0009]所述第二电源电压的延时产生电路包括第二偏置电压产生电路、第七MOS晶体管、第八MOS晶体管、第九MOS晶体管、第十MOS晶体管、第i^一MOS晶体管、第十二 MOS晶体管和第二施密特触发器第二偏置电压产生电路一端接电源，一端接地，另一端与第九MOS晶体管的栅端相连；第七MOS晶体管源端连接到电源，栅端与自身的漏端相连，并连接到第八MOS晶体管的源端；第八MOS晶体管源端与上述第七MOS晶体管的漏端相连，栅端接地，漏端与第九MOS晶体管的漏端相连；第九MOS晶体管源端接地，栅端与上述第二偏置电压产生电路的一端相连，漏端与第八MOS晶体管的漏端相连，同时连接到第十MOS晶体管的栅端；第十MOS晶体管源端和漏端都与地相连，栅端与上述第九MOS晶体管的漏端相连；第十一 MOS晶体管栅端与上述第十MOS晶体管的栅端相连，源端接电源，漏端与第十二 MOS晶体管的漏端相连；第十二 MOS晶体管栅端与上述第十MOS晶体管的栅端相连，源端接地，漏端与第十一 MOS晶体管的漏端相连；第二施密特触发器一端与第十一 MOS晶体管的漏端相连，另一端与复位信号脉冲产生电路的异或电路一端相连。所述复位信号脉冲的产生部分包括第一反向器、异或电路、第二反向器和第三反向器第一反向器电路输入端与第二电源电压延迟产生电路的施密特电路的输出端相连， 输出端与异或电路的ー输入端相连；异或电路两输入端分别与第一电源电压延迟产生电路的输出和第一反向器电路的输出端相连，输出端连接到第二反向器的输入端；第二反向器电路输入端连接到异或电路的输出端，输出端连接到第三反向器电路的输入端；第三反向器电路输入端连接到第二反向器电路的输出端，输出端产生了一个带有延迟的上电复位信号，输出端连接到电路外部。进ー步，所述第十MOS晶体管电容量大于第四MOS晶体管电容容量。进ー步，所述第一电源电压延时产生与第二电源电压延时产生部分除了第四MOS晶体管和第十MOS晶体管不同外，其他均相同。进ー步，所述第一电源电压延时产生电路与第二电源电压延时产生电路内部的偏置电路是由PMOS晶体管和NMOS晶体管串联组成的。产生的偏置电压跟随电源电压的变化趋势。所述第一电源电压延迟产生电路中的第三MOS晶体管和第二电源电压延迟产生电路中的第九MOS晶体管能在导通和断开两种状态中转换。本实用新型具有如下优点本实用新型上电复位电路在电源电压稳定后一段时间才提供有效的复位信号，保证了内部数字逻辑的正确性，有效的复位信号持续一段时间后又恢复成高电平，不影响电路的正常工作。在本实用新型中第一电源电压延时产生部分和第二电源电压延时产生部分仅有两个MOS晶体管不同，从而提供了稳定的复位信号。本实用新型在提供有效的复位信号后静态功耗很低。
以下结合附图
进ー步说明该实用新型的具体实施方式
图I为传统的上电复位电路结构图；图2为本实用新型上电复位电路的电路原理图；[0022]图3为本实用新型上电复位的电路结构示意图；图4为本实用新型第一电源电压延时部分和第二电源电压延时部分中偏置电路结构图；图5为本实用新型输出的复位信号瞬态仿真结果示意具体实施方式
如图2所示，该上电复位电位，包括三部分电路，三部分电路中第一电源电压延迟产生电路100与第二电源电压延迟产生电路200分别与复位信号脉冲产生电路300相接；如图3所示，第一电源电压延迟产生电路100包括 第一偏置电压产生电路1，它的一端接电源，一端接地，另一端与第三MOS晶体管M3的栅端相连；第一 MOS晶体管M1，其源端连接到电源，栅端与自身的漏端相连，并连接到第二 MOS晶体管M2的源端；第二 MOS晶体管M2，其源端与第一 MOS晶体管Ml的漏端相连，栅端接地，漏端与第三MOS晶体管M3的漏端相连；第三MOS晶体管M3，其源端接地，栅端与偏置电压产生电路I的一端相连，漏端与第二 MOS晶体管M2的漏端相连，同时连接到第四MOS晶体管M4的栅端；第四MOS晶体管M4，其源端和漏端都与地相连，栅端与第三MOS晶体管M3的漏端相连；第五MOS晶体管M5，其栅端与所述第四MOS晶体管M4的栅端相连，源端接电源，漏端与第六MOS晶体管M6的漏端相连；第六MOS晶体管M6，其栅端与第四MOS晶体管M4的栅端相连，源端接地，漏端与第五MOS晶体管M5的漏端相连；第一施密特触发器3,其一端与第五MOS晶体管M5的漏端相连,另一端与复位信号脉冲产生电路300复位信号脉冲产生电路的异或电路6 —端相连；第二电源电压延迟产生电路200包括第二偏置电压产生电路2，第七MOS晶体管M7，第八MOS晶体管M8，第九MOS晶体管M9，第十MOS晶体管M10，第i^一 MOS晶体管Mll，第十二 MOS晶体管M12和第二施密特触发器4 ;该第二电源电压延迟产生电路200与第一电源电压延迟产生电路100电路结构完全相同，仅仅是第二电源电压延迟产生电路200中的第十MOS晶体管MlO的电容量大于第一电源电压延迟产生电路100中第四MOS晶体管M4的电容量。第三复位信号脉冲产生电路300包括第一反向器电路5，输入端与第二电源电压延迟产生电路200的施密特电路的输出端相连，输出端与异或电路6的ー输入端相连；异或电路6,两输入端分别与第一电源电压延迟产生电路100的输出端和第一反向器电路5的输出端相连，输出端连接到第二反向器电路7的输入端；第二反向器电路7，其输入端连接到异或电路6的输出端，输出端连接到第三反向器电路8的输入端；第三反向器电路8，其输入端连接到第二反向器电路7的输出端，输出端产生了一个带有延迟的上电复位信号，第二反向器电路7的输出端连接到电路外部。在本实用新型的第一偏置电压产生电路I和第二偏置电压产生电路2中电路是由PMOS晶体管和NMOS晶体管组成的。并且第一电源电压延迟产生电路100中的第三MOS晶体管M3和第二电源电压延迟产生电路200中的第九MOS晶体管M9能在导通和断开两种状态中转换。本实用新型包括第一电源电压延迟产生电路100、第二电源电压延迟产生电路200和复位信号脉冲产生电路300，其中第一电源电压延迟产生电路100产生ー个跟随电源电压变化趋势但有一定延迟时间的电压信号Vdelayl，第二电源电压延迟产生电路200产生ー个同样跟随电源电压变化趋势但有ー个更长的延迟电压信号Vdelay2,Vdelay2经第三反向器反向后与Vdelayl异或，最后经过第二反向器和第三反向器输出最終的上电复位信号P0R。第一电源电压延迟产生电路100和第二电源电压延迟产生电路200具体结构示意图见图3，它的工作原理为从电源电压开始上电直到电源电压稳定的过程中，只要电压Vy大于MOS晶体管M04和MOS晶体管M05的阈值电压之和，则电压Vx被拉到低电位。图3的工作原理为当开始给电源电压上电时，第一偏置电压产生电路I给第三MOS晶体管M3的栅端电压很低，它处于断开状态，电源电压通过第一 MOS晶体管Ml和第二MOS晶体管M2给第四MOS晶体管M4充电，第四MOS晶体管M4的栅端电压跟随电源电压的变化趋势，但是第四MOS晶体管M4的电容决定了跟随趋势的快慢，后经ー个反向器(M5和M6 串联构成)和第一施密特触发器3输出ー个相对电源电压有一定延迟的电压信号VdelayI。如此同时，第二电源电压延迟产生电路200也产生ー个具有一定延迟的电压信号Vdelay2，由于第十MOS晶体管MlO大于第四MOS晶体管M4，Vdelay2的延迟时间大于Vdelayl，在Vdelay2反向后与Vdelayl异或时产生ー个低脉冲信号,低电压的脉冲宽度由Vdelay2与Vdelayl的延迟时间差决定。本实用新型中，图4中合理设置MOl和M02的比例，使得Vy电压足够高，以致于在所有エ艺角范围内MOS晶体管M03能断开。充电时间和充电电压的关系为I*t = OV如图5所示，在本实用新型电路中，第四MOS晶体管M4充电时间由经过第一MOS晶体管Ml、第二 MOS晶体管M2的电流和本身的电容值決定的，为使静态功耗低，版图面积小，I尽可能取最小值，故第一 MOS晶体管Ml、第二 MOS晶体管M2具有最大的宽长比。相同的原因，第七MOS晶体管M7、第八MOS晶体管M8也具有最大的宽长比。在本实用新型电路第一电源电压延时部分，第五MOS晶体管M5和第六MOS晶体管M6串联的反向器的翻转电压也影响延时，翻转电压越低，电平转化的越快，因此应适当増大第五MOS晶体管M5和第六MOS晶体管M6的宽长比。相同的原因也增大了第i^一 MOS晶体管Mll和第十二 MOS晶体管M12的宽长比。在本实用新型电路第一电源电压延迟产生电路100和第二电源电压延迟产生电路200采用NMOS晶体管做电容用，在相同面积下，漏电少，性能更好。在本实用新型电路第一电源电压延时产生电路100和第二电源电压延时产生电路200，各用一个施密特触发器代替了普通的反向器，即第一施密特触发器3和第二施密特触发器4，可有效防止电源抖动。本实用新型电路在电源电压稳定后仅有几十微安漏电流，静态功耗非常低。本实用新型电路最终输出了一个相对电源电压有延时的带有低电位脉冲的复位信号。以上显示和描述了本实用新型上电复位电路的主要特征、基本原理和优点。以上仅为本实用新型的较佳实施实例而已，并非用于限定本实用新型的保护范围，因此，凡在本实用新型的精神和原则范围之内所做的任何变化和改进，均应包含在本实用新型的保护范围之内。
权利要求1.一种上电复位电路，包括三部分电路，其特征在于，所述三部分电路中第一电源电压延迟产生电路(100)与第二电源电压延迟产生电路(200)分别与复位信号脉冲产生电路(300)相接； 所述第一电源电压延迟产生电路(100)包括 第一偏置电压产生电路(1)，它的一端接电源，一端接地，另一端与第三MOS晶体管(M3)的栅端相连； 第一 MOS晶体管(M1)，其源端连接到电源，栅端与自身的漏端相连，并连接到第二 MOS晶体管(M2)的源端； 第二 MOS晶体管(M2)，其源端与所述第一 MOS晶体管(Ml)的漏端相连，栅端接地，漏端与第三MOS晶体管(M3)的漏端相连； 第三MOS晶体管(M3)，其源端接地，栅端与所述偏置电压产生电路(I)的一端相连，漏端与第二 MOS晶体管(M2)的漏端相连，同时连接到第四MOS晶体管(M4)的栅端； 第四MOS晶体管(M4)，其源端和漏端都与地相连，栅端与所述第三MOS晶体管(M3)的漏端相连； 第五MOS晶体管(M5)，其栅端与所述第四MOS晶体管(M4)的栅端相连，源端接电源，漏端与第六MOS晶体管(M6)的漏端相连； 第六MOS晶体管(M6)，其栅端与所述第四MOS晶体管(M4)的栅端相连，源端接地，漏端与第五MOS晶体管(M5)的漏端相连； 第一施密特触发器(3),其一端与第五MOS晶体管(M5)的漏端相连,另一端与复位信号脉冲产生电路(300)复位信号脉冲产生电路的异或电路(6) —端相连； 所述第二电源电压延迟产生电路(200)包括第二偏置电压产生电路(2)，第七MOS晶体管(M7)，第八MOS晶体管(M8)，第九MOS晶体管(M9)，第十MOS晶体管(MlO)，第H^一 MOS晶体管(Mll)，第十二 MOS晶体管(M12)和第二施密特触发器(4);所述第二电源电压延迟产生电路200)与第一电源电压延迟产生电路(100)电路结构相同； 所述第三复位信号脉冲产生电路300)包括 第一反向器电路(5)，输入端与第二电源电压延迟产生电路(200)的施密特电路的输出端相连，输出端与异或电路(6)的一输入端相连； 异或电路出)，两输入端分别与第一电源电压延迟产生电路(100)的输出端和第一反向器电路(5)的输出端相连，输出端连接到第二反向器电路(7)的输入端； 第二反向器电路(7)，其输入端连接到异或电路(6)的输出端，输出端连接到第三反向器电路⑶的输入端； 第三反向器电路(8)，其输入端连接到第二反向器电路(7)的输出端，输出端连接到电路外部。
2.根据权利要求I所述的一种上电复位电路，其特征在于所述第十MOS晶体管(MlO)的电容量大于第四MOS晶体管(M4)的电容量。
3.根据权利要求I所述的一种上电复位电路，其特征在于所述第一偏置电压产生电路⑴和第二偏置电压产生电路⑵是由PMOS晶体管和NMOS晶体管组成。
4.根据权利要求I所述的一种上电复位电路，其特征在于所述第一电源电压延迟产生电路(100)中的第三MOS晶体管(M3)和第二电源电压延迟产生电路(200)中的第九MOS晶体管( M9)能在导通和断开两种状态中转换。
专利摘要本实用新型提供了一种可集成到芯片内部的带延迟并可产生脉冲的上电复位电路。该上电复位电路包括三部分电路，所述三部分电路中第一电源电压延迟产生电路与第二电源电压延迟产生电路分别与复位信号脉冲产生电路相接第一电源电压延迟产生电路、第二电源电压延迟产生电路和复位信号脉冲产生电路，第一电源电压延迟产生电路与第二电源电压延迟产生电路结构相同，由PMOS晶体管和NMOS晶体管串联而成，仅是其中充当电容作用的NMOS晶体管大小不同，从而使得相对电源电压的延迟不同；复位信号脉冲产生部分由三个反向器和一个异或电路组成。本实用新型工作状态稳定，静态功耗小，可集成到低功耗应用的SOC芯片中。
文档编号H03K17/22GK202550987SQ201220171269
公开日2012年11月21日 申请日期2012年4月20日 优先权日2012年4月20日
发明者吕海凤, 周文益, 孙黎斌, 罗阳, 赵国良 申请人:西安华迅微电子有限公司