基于电流镜开关逻辑的除二分频器电路的制作方法
【专利摘要】本发明公开了基于电流镜开关逻辑的除二分频器电路，属于集成电路的【技术领域】。除二分频器电路，包含：电源正输入端口、电源负输入端口、差分时钟正相信号输入端口、差分时钟负相信号输入端口、差分正相数据信号输入端口、差分负相数据信号输入端口、Q路差分正相分频信号输出端口、Q路差分负相分频信号输出端口、PMOS管电流镜偏置电压输入端口、NMOS管电流镜偏置电压输入端口、2个D触发器。利用PMOS管替代传统除二分频器中负载电阻，减小了芯片面积；以有源器件代替无源器件避免了电阻作为电流镜开关一种导通的缺陷，同时，两个PMOS管的交替导通，在相同频率下较小了功耗，且可以在低电压条件下；低噪声、抗干扰能力高、频率输入范围较宽。
【专利说明】基于电流镜开关逻辑的除二分频器电路
【技术领域】
[0001]本发明基于电流镜开关逻辑的除二分频器电路，属于集成电路的【技术领域】。
【背景技术】
[0002]随着集成电路产业的发展，CMOS电路制造技术的不断进步，采用CMOS工艺制造的无线通信设备也产生了巨大的变化，这些变化为高频率、低功耗成为下一阶段无线通信技术的发展趋势奠定基础。
[0003]现阶段，无线通信技术的收发器主要采用锁相环频率合成器实现，锁相环频率由压控振荡器(VCO, Voltage Controlled Oscillator)和预分频器组成,它能够利用本振信号实现上变频和下变频的功能。在该合成器中，工作频率较高的一个模块是预分频器，它的功耗在整个锁相环频率合成器中占大部分，随着频率的增加，预分频器所占的功耗比将会更大。另一方面，随着移动设备(如平板、手机)中集成的芯片越来越多，需要锁相环消耗的功耗更低以延长电池寿命，这也对预分频器的设计提出了低功耗的要求。综上，试图设计一种高频、低功耗的预分频器将会更加困难。
[0004]附图1中给出了传统的设计结构，该结构是一种基于高速电流模逻辑(CML，Current Mode Logic)的D触发器,在该D触发器的基础上可以实现高速除二分频器,达到工作速度相对较快，低噪声的目的。然而，该结构由于采用负载电阻的架构(附图1中的两个电阻Rl和R2)，这种架构实现的高速除二分频器输出摆幅电压相对较小，而且由于电阻的存在，导致实现的版图面积较大，另外，电阻阻值的有限使得信号翻转过程中部分通路不能完全关断，致使整个电路的功耗相对增加。
[0005]中国专利(CN 102291132 B)提出了一种新型结构，该结构在传统CML结构D触发器基础上，去掉尾电流源偏置，并采用PMOS管做负载，同时，在电路输出级又采用PMOS和NMOS互补交叉耦合对结构等，最终实现了在保证电路高速工作的条件下，提高输出信号的摆幅并使其达到近似大摆幅的目的。然而，该专利提出的结构相比于传统结构增加了 4个MOS管，MOS管的增加无疑会使芯片的面积增加，另一方面，也会使芯片的功耗增加。
[0006]因而，为使预分频电路广泛应用于无线通信领域，如无线局域网络(WLAN)，全球定位系统(GPS)等中，针对性的设计一种低功耗、高频的大摆幅除二分频器电路将显得尤为重要。
【发明内容】
[0007]本发明所要解决的技术问题是针对上述【背景技术】的不足，提供了基于电流镜开关逻辑的除二分频器电路。
[0008]本发明为实现上述发明目的采用如下技术方案:
基于电流镜开关逻辑的除二分频器电路，包含:
电源正输入端口、电源负输入端口、差分时钟正相信号输入端口、差分时钟负相信号输入端口、差分正相数据信号输入端口、差分负相数据信号输入端口、Q路差分正相分频信号输出端口、Q路差分负相分频信号输出端口、第一、第二 D触发器；
其中，第一 D触发器的D端与第2个D触发器的QN端连接，第一 D触发器的DN端与第二 D触发器的Q端连接，第一 D触发器的Q端与第二 D触发器的D端连接，第一 D触发器QN端与第二 D触发器DN端连接；
所述除二分频器电路还包含=PMOS管电流镜偏置电压输入端口、NMOS管电流镜偏置电压输入端口；
每个D触发器都包括:第一、第二 MOS管组成的第一共源差分对，第三、第四MOS管组成的第二共源差分对，第五、第六MOS管组成的第三共源差分对，第七、第八MOS管组成的第四共源差分对，尾流管，其中，第一共源差分对的源极连接点接电源正输入端口，所述第一 MOS管漏极、第三MOS管漏极、第五MOS管漏极、第六MOS管栅极分别与Q路差分负相分频信号输出端口连接，所述第二 MOS管漏极、第四MOS管漏极、第五MOS管栅极、第六MOS管漏极分别与Q路差分正相分频信号输出端口连接，所述第三MOS管栅极接差分正相数据信号输入端口，所述第四MOS管栅极接差分负相数据信号输入端口，所述第七MOS管漏极与所述第二共源差分对的源极连接点连接，第七MOS管栅极接差分时钟负相信号输入端口，所述第八MOS管漏极接所述第三共源差分对的源极连接点连接，第八MOS管栅极接差分时钟正相信号输入端口，所述尾流管漏极接所述第四共源差分对的源极连接点，尾流管源极接电源负输入端口 ；
所述第一、第二 MOS管为PMOS管，栅极都接PMOS管电流镜偏置电压输入端口 ；
所述第三、第四、第五、第六、第七、第八MOS管以及尾流管为NMOS管，栅极都接NMOS管电流镜偏置电压输入端口。
[0009]作为所述除二分频器电路的进一步优化方案，第一、第二 MOS管具有相等的宽长t匕，第三、第四、第五、第六MOS管具有相等的宽长比，第七、第八MOS管具有相等的宽长比。
[0010]进一步的，级联N个权利要求1或2所述的除二分频器电路，形成2N分频器，N为自然数。
[0011]本发明采用上述技术方案，具有以下有益效果:
(1)利用PMOS管替代传统除二分频器中负载电阻，减小了芯片面积；
(2)以有源器件代替无源器件避免了电阻作为电流镜开关一种导通的缺陷，同时，两个PMOS管的交替导通，在相同频率下较小了功耗，且可以在低电压条件下；
(3)低噪声、抗干扰能力高、频率输入范围较宽。
【专利附图】
【附图说明】
[0012]图1为传统CML结构D触发器的电路图。
[0013]图2为本发明所述除二分频器电路框图。
[0014]图3为本发明中D触发器的电路图。
[0015]图4为本发明除二分频器电路的仿真波形图。
[0016]图5为级联5级本发明除二分频器形成的32分频电路图。
[0017]图6为图5所示32分频电路的仿真波形图。
[0018]图中标号说明:M1-M8为第一至第八MOS管，M9为尾流管，R1、R2为电阻。【具体实施方式】
[0019]下面结合附图对发明的技术方案进行详细说明:
图1中传统CML架构的D触发器Q路差分正相分频信号输出端口 Q、Q路差分负相分频信号输出端口 QN的输出采用的是两路负载电阻Rl、R2，由于负载电阻阻值有限，致使Q路差分正相分频信号输出端口 Q、Q路差分负相分频信号输出端口 QN的最大输出摆幅也有限(传统结构最大输出电压摆幅=负载电阻*尾电流/2)。
[0020]本发明公开的基于电流镜开关逻辑的除二分频器电路如图2所示，包含:电源正输入端口 Vdd、电源负输入端口 Vss、差分时钟正相信号输入端口 CN、差分时钟负相信号输入端口 CP、差分正相数据信号输入端口 D、差分负相数据信号输入端口 DN、Q路差分正相分频信号输出端口 Q、Q路差分负相分频信号输出端口 QN、PMOS管电流镜偏置电压输入端口Vbp、NMOS管电流镜偏置电压输入端口 Vbn、第一、第二 D触发器DFF1、DFF2。第一 D触发器DFFl的D端与第二 D触发器DFF2的QN端连接，第一 D触发器DFFl的DN端与第二 D触发器DFF2的Q端连接，第一 D触发器DFFl的Q端与第二 D触发器DFF2的D端连接，第一 D触发器DFFl的QN端与第二 D触发器DFF2的DN端连接。两个CP时钟反相的D触发器级联和反馈；总的CP上升沿，前级D触发器的Q等于D (即把后级D触发器的QN传递)，后级D触发器的Q和QN保持；总的CP下降沿，前级D触发器的Q和QN保持，后级Q等于D，即Q和QN完成一次翻转，为典型的CP脉冲下降沿翻转。
[0021]2个D触发器结构完全相同，每个D触发器如图3所示都包括:第一、第二 MOS管M1、M2组成的第一共源差分对，第三、第四MOS管M3、M4组成的第二共源差分对，第五、第六MOS管M5、M6组成的第三共源差分对，第七、第八MOS管M7、M8组成的第四共源差分对，尾流管M9，第一共源差分对的源极连接点接电源正输入端口 Vdd，第一 MOS管Ml漏极、第三MOS管M3漏极、第五MOS管M5漏极、第六MOS管M6栅极分别与Q路差分负相分频信号输出端口 QN连接，第二 MOS管M2漏极、第四MOS管M4漏极、第五MOS管M5栅极、第六MOS管M6漏极分别与Q路差分正相分频信号输出端口 Q连接，第三MOS管M3栅极接差分正相数据信号输入端口 D，第四MOS管M4栅极接差分负相数据信号输入端口 DN，第七MOS管M7漏极与第二共源差分对的源极连接点连接，第七MOS管M7栅极接差分时钟负相信号输入端口 CP，第八MOS管M8漏极接第三共源差分对的源极连接点连接，第八MOS管M8栅极接差分时钟正相信号输入端口 CN，尾流管M9漏极接第四共源差分对的源极连接点，尾流管M9源极接电源负输入端口 Vss。第一、第二 MOS管M1、M2为PMOS管，栅极都接PMOS管电流镜偏置电压输入端口 Vbp。第三、第四、第五、第六、第七、第八MOS管以及尾流管M3、M4、M5、M6、M7、M8、M9为NMOS管，栅极都接NMOS管电流镜偏置电压输入端口 Vbn。
[0022]电源正输入端口 Vdd为3.0V,电源负输入端口 Vss为0V，PM0S管电流镜偏置电压输入端口 Vbp为1.642V (对应的PMOS参考电流为10uA)，NMOS管电流镜偏置电压输入端口 Vbn为952mV (对应的NMOS参考电流为10uA)。差分时钟负相信号输入端口 CP、差分时钟正相信号输入端口 CN，频率为500MHz，幅度500mV (从2.5V到3V)，相位相差为180度。
[0023]第一 MOS管Ml和第二 MOS管M2具有相等的宽长比(W/L=l.4u/l.0u)，第三MOS管M3、第四MOS管M4、第五MOS管M5和第六MOS管M6具有相等的宽长比(W/L=l.2u/350n),第七MOS管M7和第八MOS管M8具有相等的宽长比(W/L=2u/350n)，第九MOS管M9宽长比(W/L=5u/4u)。[0024]假设初始态差分正相数据信号输入端口 D为高，即差分负相数据信号输入端口 DN为低，本发明提出的D触发器结构工作原理描述为:
(1)假设初始时，第一个差分时钟负相信号输入信号CP是高脉冲先到来，即第三、第七MOS管M3、M7导通，左边支路第一 MOS管Ml导通，镜像电流Ia刚好全部流向尾电流Ic，第一 MOS管Ml的漏端被拉低；右边支路由于第八MOS管M8截止，故镜像电流Ib被屏蔽，镜像电流Ib无法通过，即第二 MOS管M2漏端被拉高至Vdd ；
(2)假设初始时，第一个差分时钟负相信号输入信号CP是低脉冲先到来，差分时钟正相信号输入CN为高，第八MOS管M8导通，第七MOS关M7截止，第五、第六MOS管M5、M6交叉耦合的接法与负载电流镜共同构成一个正反馈的锁存(Latch)结构，即Q和QN始终保持上一个状态，Q和QN的状态不受D端的影响而变化。
[0025]因而，这种D触发器在CP脉冲上升沿Q=D，在CP脉冲下降沿，Q和QN锁存并保持上一状态。
[0026]本发明实施例给出的除二分频器电路差分时钟负相信号输入信号CP、Q路差分正相分频信号输出信号Q的波形图仿真图如图4所示，从图中可以看出Q路差分正相分频信号输出信号Q的周期为差分时钟负相信号输入信号CP周期的2倍，实现了 2分频的功能，Q路差分正相分频信号输出信号Q的摆幅为2.4V-3.0V。
[0027]级联5级本发明实施例利用除二分频器电路形成的32分频电路图如图5所示，其工作原理与二分频器电路工作原理相似，在此不做赘述。
[0028]图5所示32分频电路的波形仿真图如图6所示，Q路差分正相分频信号输出信号Q的周期为差分时钟负相信号输入信号CP周期的32倍，实现了 32分频的功能，信号Q的摆幅为 1.75V-3.0V0
[0029]本发明涉及的除二分频器电路，具有以下有益效果:
(1)利用PMOS管替代传统除二分频器中负载电阻，减小了芯片面积；
(2)以有源器件代替无源器件避免了电阻作为电流镜开关一种导通的缺陷，同时，两个PMOS管的交替导通，在相同频率下较小了功耗，且可以在低电压条件下；
(3)低噪声、抗干扰能力高、频率输入范围较宽。
【权利要求】
1.基于电流镜开关逻辑的除二分频器电路，包含: 电源正输入端口、电源负输入端口、差分时钟正相信号输入端口、差分时钟负相信号输入端口、差分正相数据信号输入端口、差分负相数据信号输入端口、Q路差分正相分频信号输出端口、Q路差分负相分频信号输出端口、第一、第二 D触发器； 其中，第一 D触发器的D端与第2个D触发器的QN端连接，第一 D触发器的DN端与第二 D触发器的Q端连接，第一 D触发器的Q端与第二 D触发器的D端连接，第一 D触发器QN端与第二 D触发器DN端连接； 其特征在于: 所述除二分频器电路还包含=PMOS管电流镜偏置电压输入端口、NMOS管电流镜偏置电压输入端口； 每个D触发器都包括:第一、第二 MOS管组成的第一共源差分对，第三、第四MOS管组成的第二共源差分对，第五、第六MOS管组成的第三共源差分对，第七、第八MOS管组成的第四共源差分对，尾流管，其中，第一共源差分对的源极连接点接电源正输入端口，所述第一 MOS管漏极、第三MOS管漏极、第五MOS管漏极、第六MOS管栅极分别与Q路差分负相分频信号输出端口连接，所述第二 MOS管漏极、第四MOS管漏极、第五MOS管栅极、第六MOS管漏极分别与Q路差分正相分频信号输出端口连接，所述第三MOS管栅极接差分正相数据信号输入端口，所述第四MOS管栅极接差分负相数据信号输入端口，所述第七MOS管漏极与所述第二共源差分对的源极连接点连接，第七MOS管栅极接差分时钟负相信号输入端口，所述第八MOS管漏极接所述第三共源差分对的源极连接点连接，第八MOS管栅极接差分时钟正相信号输入端口，所述尾流管漏极接所述第四共源差分对的源极连接点，尾流管源极接电源负输入端口 ； 所述第一、第二 MOS管为PMOS管，栅极都接PMOS管电流镜偏置电压输入端口 ； 所述第三、第四、第五、第六、第七、第八MOS管以及尾流管为NMOS管，栅极都接NMOS管电流镜偏置电压输入端口。
2.根据权利要求1所述的除二分频器电路，其特征在于，所述第一、第二MOS管具有相等的宽长比，第三、第四、第五、第六MOS管具有相等的宽长比，第七、第八MOS管具有相等的宽长比。
3.基于电流镜开关逻辑的分频器，其特征在于，级联N个权利要求1或2所述的除二分频器电路，形成2N分频器，N为自然数。
【文档编号】H03L7/18GK103825610SQ201310612776
【公开日】2014年5月28日 申请日期:2013年11月27日 优先权日:2013年11月27日
【发明者】周烨, 周金风, 季海梅, 章志莹, 李芳芳, 占健 申请人:无锡芯响电子科技有限公司