压缩感知模拟-信息转换系统及其方法
【专利摘要】本发明公开了一种压缩感知模拟-信息转换系统及方法。该系统包括：FPGA核心芯片、FPGA核心芯片最小系统外围电路、ADC采样芯片、DAC芯片、时钟倍频器芯片、乘法器芯片、放大器芯片、FLASH存储芯片、USB协议转换芯片和电源芯片；其中，所述DAC芯片在FPGA核心芯片的控制下输出LFM信号；所述乘法器芯片用于将所述LFM信号与所述FPGA核心芯片输出的伪随机序列信号进行混频处理；所述放大器芯片用于将所述经过混频处理后的混频信号进行放大处理；所述ADC芯片在FPGA核心芯片的控制下采样量化所述放大处理后的混频信号，并将采样量化数据输出至FPGA核心芯片。
【专利说明】压缩感知模拟-信息转换系统及其方法
【技术领域】
[0001]本发明涉及雷达信号处理领域，具体涉及一种压缩感知模拟-信息转换系统及其方法。
【背景技术】
[0002]压缩感知理论在技术上的最主要目标是用低于Nyquist频率的采样速率实现对模拟信号的“信息”感知，将压缩与采样合并进行。RICE大学的Baraniuk教授等人最早提出了模拟-信息转换器(AIC)的概念，AIC的主要功能是实现压缩感知测量矩阵、以及原始信号与测量矩阵的乘积。性能可靠的模拟-信息转换器实现技术是压缩感知理论得到应用的重要前提条件之一。在目前已公开报道的AIC硬件实现方案中，研究较多的也是RICE大学Baraniuk教授的研究小组，其设计方案是标准的随机调制积分电路方案，观测矩阵通过PN伪随机序列实现。但该电路仅能处理频率在IMHz范围内的信号，与人们期望的AIC硬件性能要求相差颇大。
[0003]在其他压缩感知硬件实现方面，最为著名的也是RICE大学成功研制的“单像素”压缩数码照相机，设计原理首先是通过光路系统将成像目标投影到一个数字微镜器件上，其反射光由透镜聚焦到单个光敏二极管上，光敏二极管两端的电压值即为一个测量值，将此投影操作重复M次，得到测量向量。数字微镜器件由数字电压信号控制微镜片的机械运动来实现对入射光线的调整，相当于0-1随机测量矩阵。该相机直接获取的是M次随机线性测量值而不是获取原始信号的N个像素值。
[0004]压缩感知硬件电路实现中获得最多关注的是以色列技术学院Y.C.Eldar教授的研究小组所实现的Xampling电路,该电路被称为MWC (Modulated Wideband Converter),适用于具有频谱稀疏特征的无线通信信号。对分布在O?2GHz范围内稀疏频谱分布的模拟信号，能够以280MHz低速采样，并通过相应的MWC恢复算法进行重建。
[0005]当前，Xampling仍是唯一能够真正体现压缩感知理论优势的电路实现，但其缺点是要求信号具有频谱稀疏特征，这对于雷达技术中常用的宽带信号而言是无法适用的。因此，研究通用性强的AIC电路，以至实现专门的压缩感知专用集成电路，依然是一项具有巨大挑战性的任务。
[0006]针对上面提到的情况以及现实中的需求，本发明设计了一套压缩感知模拟-信息转换系统，该系统以FPGA为核心控制器件，外围电路除了 FPGA工作所需的最小系统电路夕卜，采用标准的随机调制积分电路实现模拟信息转换。所有的控制逻辑还有数据通信协议处理等都在FPGA中编程实现，这种设计可以大大减小电路的复杂度。
【发明内容】
[0007]本发明的目的在于提供一种压缩感知模拟-信息转换系统及其实现方法，通过标准的随机调制积分AIC电路实现中频信号的模拟信息转换，通过硬件编程语言来实现AIC电路转换系统的控制和数据采集控制。[0008]根据本发明的一方面，其公开了一种压缩感知模拟-信息转换系统，包括:FPGA核心芯片、FPGA核心芯片最小系统外围电路、ADC采样芯片、DAC芯片、时钟倍频器芯片、乘法器芯片、放大器芯片、FLASH存储芯片、USB协议转换芯片和电源芯片；
[0009]其中，所述DAC芯片在FPGA核心芯片的控制下输出LFM信号；所述乘法器芯片用于将所述LFM信号与所述FPGA核心芯片输出的伪随机序列信号进行混频处理；所述放大器芯片用于将所述经过混频处理后的混频信号进行放大处理；所述ADC芯片在FPGA核心芯片的控制下采样量化所述放大处理后的混频信号，并将采样量化数据输出至FPGA核心芯片；所述FPGA核心芯片将所述采样量化数据存储于所述FLASH存储器芯片，并在接收到主机命令后将其上传至主机；USB协议转换芯片负责FPGA核心芯片与主机之间的数据交互；电源芯片用于向各个芯片供电；时钟倍频器芯片用于给DAC芯片提供采样时钟信号；FPGA核心芯片最小系统外围电路用于辅助FPGA核心芯片完成相应处理。
[0010]根据本发明的另一方面，其公开了一种压缩感知模拟-信息转换的实现方法，该方法包括:
[0011]步骤1、FPGA核心芯片控制DAC数模转换芯片输出LFM信号，同时FGPA核心芯片输出伪随机序列信号；
[0012]步骤2、所述LFM信号和伪随机序列信号经过一个乘法器进行混频处理；
[0013]步骤3、将经过混频处理后的混频信号进行放大处理后，再进行积分处理；
[0014]步骤4、利用ADC采样芯片对经过积分处理的信号进行采样量化；
[0015]步骤5、FPGA核心芯片存储经采集量化后的数据；
[0016]步骤6、在主机的指示下，FPGA核心芯片向主机机上传所述采集量化的数据。
[0017]本发明公开的上述方案实现了基于压缩感知理论的信号采集系统，该系统采用标准的随机调制积分电路实现对模拟信号的信息转换与采集，其采样率低于传统采样理论的限制。本方案可以用在基于压缩感知雷达等新型信息与通信系统的发射机与接收机中。
【专利附图】
【附图说明】
[0018]图1是本发明的压缩感知模拟-信息转换系统数字电路的结构示意图；
[0019]图2是本发明的压缩感知模拟-信息转换系统模拟电路的结构示意图；
[0020]图3是本发明的FPGA核心芯片的功能模块图。
【具体实施方式】
[0021]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
[0022]本发明公开了一种压缩感知模拟-信息转换系统，其包括:FPGA核心芯片、FPGA核心芯片最小系统外围电路、ADC(Analog Digital Converter模数转换)采样芯片、DAC(Digital Analog Converter数模转换)芯片、时钟倍频器芯片、乘法器芯片、放大器芯片、FLASH存储芯片、USB接口芯片和电压转换芯片。本发明公开的压缩感知模拟-信息转换系统由数字电路模块和模拟电路模块两部分组成。
[0023]图1示出了本发明公开的一种压缩感知模拟-信息转换系统的数字电路模块的一个优选实施例。如图1所示，其包括:FPGA核心芯片I ;连接在FPGA核心芯片I的输出接口的两个DAC芯片2A、2B ;分别连接在所述两个DAC芯片2A、2B的输出接口的两个放大器芯片3A、3B ;模拟信号输出接口 4A、4B，分别连接至所述两个放大器芯片3A、3B的两个输出连接；模拟信号输入接口 5A、5B ;ADC采样芯片6，其接收所述模拟信号输入接口 5A、5B的输入；随机信号输出接口 7，其连接至FPGA核心芯片I的输出；FLASH存储芯片8，其输出连接至FPGA核心芯片I的输入；USB接口芯片9，其连接至所述FPGA核心芯片I ;USB接口 10，其连接至所述USB接口芯片9的输出；FPGA配置芯片11，其输出连接至所述FPGA核心芯片I的输入；时钟倍频器芯片12A，其输出连接至所述DAC芯片2A ;晶体振荡器12B，其输出连接至FPGA核心芯片I的输入；供电输入接口 13，其向放大器芯片3A、3B和电压转换芯片14A、14B、14C、14D、14E、14F 提供电源；电压转换芯片 14A、14B、14C、14D、14E、14F，其中 14A 输出至11和2A、2B的电源输入端，14B输出至I的电源输入端，14C输出至14D的电源输入端，14D输出至2A、2B的电源输入端，14E和14F输出至2A、2B的电源输入端。
[0024]图2示出了本发明公开的一种压缩感知模拟-信息转换系统模拟电路模块的优选实施例。如图2所示，其包括:乘法器芯片15，其接收模拟信号输出接口 4A的输入；比较器芯片19，其输入连接至随机信号输入接口 7，其输出连接至乘法器芯片15的输入；放大器芯片16A、16B、16C，这三个放大器芯片依次连接，放大器芯片16A接收乘法器芯片15的输出；低通滤波器17A、17B，其接收放大器芯片16C的输出；供电输入接口 18A、18B，其分别向乘法器芯片15、放大器芯片16A、16B、16C供电；模拟信号输出接口 5A、5B，其连接至低通滤波器17AU7B ;模拟信号输入接口 4A ;随机信号输入接口 7。
[0025]图3示出了本发明中FPGA核心芯片的功能结构示意图，其为本发明的核心处理器，负责处理所有数据及协议的处理。如图3所示，FPGA核心芯片包括:同步时序控制逻辑电路、USB控制电路、LFM波形数据缓存、时钟管理模块、DA控制电路、随机脉冲发送控制电路、随机脉冲数据缓存、FLASH控制电路、采集数据缓存和AD控制电路；其中，所述DA控制电路用于控制DAC芯片产生LFM(Linear Frequency Modulation线性调频)信号；所述随机脉冲数据缓存用于存储预先设计好的二进制随机码；所述随机脉冲发送控制电路读取所存储的二进制随机码，按系统时序输出随机脉冲序列信号；所述AD控制电路用于控制ADC采样芯片采集经过前端模拟处理的中频信号，并存储至采集数据缓存中；FLASH控制电路将经过FPGA内部的采集数据缓存缓冲处理后的中频数据存储到FLASH芯片中，并通过USB控制电路与主机进行通信。
[0026]所述FPGA核心芯片的USB控制电路在接收到主机通过USB接口传来的信号后，将进行信号的指令识别，根据指令内容进行相应的操作。如果是数据上传指令，则FLASH控制电路将FLASH存储芯片中存储的数据通过USB接口上传到主机；如果是下传LFM信号的Chrip波形数据，则首先将该Chrip波形数据缓存到FPGA的LFM波形数据缓存中，再由DA控制电路将LFM信号的Chrip波形数据写入DAC芯片，再由DAC芯片产生LFM模拟信号。
[0027]FPGA核心芯片最小系统外围电路，包括时钟源和程序加载FLASH，它们负责辅助FPGA核心芯片完成处理功能。时钟源为FPGA核心芯片提供正常工作所需的时钟信号；由于FPGA核心芯片是在断电之后程序自动被清除的，所以必须将程序代码固化到一个程序加载FLASH中，每次上电后，程序加载FLASH中的程序自动加载到FPGA核心芯片中以使其正常工作。时钟源提供FPGA核心芯片工作的系统时钟，作为时钟源的晶体振荡器产生所需要的频率直接传送给FPGA核心芯片输入。该晶体振荡器是一个单独的元器件，它是作为FPGA的时钟源。
[0028]ADC采样芯片负责对前端经过混频、低通滤波等模拟处理过的中频信号进行采样，即把模拟信号转换为数字信号，ADC采样芯片将采样得到的数字信号直接传送给FPGA核心芯片。[0029]DAC芯片将FPGA核心芯片内部存储器所缓存的LFM波形数据转换成模拟信号后发送出去，即把数字信号转换为模拟信号。
[0030]时钟倍频器芯片负责给DAC芯片提供高速的采样时钟信号，DAC利用该高速时钟采样信号将数字信号转换为模拟信号。
[0031]放大器芯片将DAC芯片输出的LFM信号进行放大，同时FPGA核心芯片输出的LVTTL电平的随机脉冲序列信号通过一个比较器转换为正负对称的随机脉冲序列信号，放大后的LFM信号与正负对称的随机序列信号通过乘法器芯片进行混频，乘法器芯片输出的信号经放大器芯片放大以达到ADC信号采集的要求。
[0032]FLASH存储芯片将ADC采集芯片采集的数据进行存储，由于FLASH存储芯片掉电不丢失数据，可以保证存储的数据可以随时做后期处理。
[0033]USB协议转换芯片负责接收主机传来的指令数据以及向主机上传数据，并将指令数据转换成符合FPGA核心芯片的IO电平要求的信号模式，然后将信号直接传送给FPGA核心芯片。
[0034]电源芯片提供整个系统工作所需的电压。外界给系统输入+5V和-5V的电压，通过电源芯片将+5V的电压转换成系统所需要的+3.3V、+2.5V、+1.8V、+1.2V，来分别提供给FPGA核心芯片(+3.3V、+2.5V、+1.2V)、程序加载FLASH (+3.3V、+1.8V)、时钟提供源(+3.3V)、ADC 采样芯片(+3.3V)、DAC 采样芯片(+1.8V、+3.3V)、存储器芯片(+3.3V)。
[0035]本发明还公开了一种压缩感知模拟-信息转换系统的实现方法，其包括:
[0036]FPGA核心芯片将内部LFM波形数据缓存中的LFM波形数据按存储器直读DDWS方式发送至DAC芯片，由DAC芯片产生出时移的LFM模拟信号；该LFM模拟信号经4A接口输入至乘法器芯片15，然后与正负电平的随机脉冲序列信号混频后，经过低通滤波器进行滤波，再由ADC采集芯片进行采集；ADC采集芯片将采集到的信号输出至FPGA核心芯片中的AD控制电路，其控制将接收到的采集信号存储到FLASH芯片中；主机从FPGA核心芯片的FLASH芯片中取出采集数据，并构造与取出的数据相应的压缩感知矩阵。
[0037]根据本发明的另一实施例，本发明公开的实现压缩感知模拟-信息转换系统的方法包括下述几个步骤:
[0038](I)DAC数模转换芯片输出带宽为50MHz的LFM信号；
[0039]FPGA核心芯片控制DAC芯片以存储器直读法(DDWS)产生带宽为50MHz的LFM信号，信号起始频率1MHz、结束频率51MHz ;根据FPGA中的同步时序控制逻辑产生控制时序，使得每次发送的LFM信号都延时一个T,其中延时T为待重构信号的米样间隔；
[0040]同时，由FPGA内部的随机脉冲发送控制电路，通过IO管脚输出一个最高频率为150MHz的伪随机脉冲序列信号，该伪随机序列满足伯努利分布。
[0041](2)FPGA输出的伪随机脉冲序列信号为LVTTL电平的信号，其经过一个比较器后转换为正负对称的信号，该信号再与带宽为50MHz的LFM信号经过所述乘法器芯片上的乘法器进行混频处理。[0042](3)对混频后的信号进行积分处理；
[0043]经过乘法器进行混频的信号，首先经过两级放大器进行放大处理，使得信号幅度满足ADC芯片的采样要求，同时能够有效利用ADC芯片的有效位数；
[0044]经过放大处理后，由一个带宽为17MHz的低通滤波器对信号进行积分处理，同时滤去高频部分。
[0045](4)对经过随机调制积分的模拟信号进行低速AD采样量化；
[0046]FPGA控制ADC采集芯片对经过随机调制积分的信号进行采样量化，ADC采集芯片的采样率为40MHz，采样得到的信号缓存在FPGA内部的存储器中；
[0047](5)存储经ADC采集芯片采集量化的数字信号；
[0048]FPGA接收到ADC采集芯片采集量化的数字信号，首先缓存在FPGA内部的采集数据缓存中，然后再控制FLASH芯片将数字信号按照固定的格式存储到FLASH芯片中。
[0049](6)通过USB接口向PC机上传采集量化的数据；
[0050]PC机通过USB接口向FPGA处理器发出读取数据的指令，然后将FLASH中存储的采样数据通过USB接口上传给PC机，由PC机进行后续的矩阵生成以及信号重构处理。
[0051]压缩感知模拟-信息转换系统的硬件电路的主要器件优选为:
[0052]FPGA核心芯片的选择:
[0053]选用XiIinx 公司的 Virtex-4XC4VSX55FF1148
[0054]Xilinx公司的Virtex-4系列FPGA是首款基于ASMBL(Advanced Silicon ModularBlock)架构的多平台FPGA系列，通过采用不同的平台(LX、FX和SX)，Virtex-4系列提供了最接近设计者需求的可编程逻辑解决方案。VirteX-4FPGA采用了多种新的结构模块，以得到最大的吞吐量、更高的集成度和更低的功耗。
[0055]XC4VSX55FF1148是Virtex-4家族的一员。具有如下主要特点:
[0056]1) 24576个可配置逻辑单元(24576个slice)；
[0057]2) 8 个 DCM(Digital Clock Manager)模块；
[0058]3)5760K bits RAM ；
[0059]4)512个18bitsX18bits乘法器；
[0060]5) 640个通用I / 0管脚。
[0061]此外，Xilinx公司还提供了功能强大的开发平台(ISE)，开发者可通过该平台完成全部设计。
[0062]程序加载FLASH芯片的选择:
[0063]选用Xilinx 公司的 XCF16P。
[0064]XCF16P容量为16Mbit，其存储容量可以支持多种Xilinx公司的FPGA核心芯片进行上电程序加载。
[0065]ADC米样芯片的选择:
[0066]选用ADI公司的AD9238
[0067]AD9238的主要特性如下:
[0068]1)采用3.3V单电源供电；
[0069]2)差分输入500MHz、3dB的带宽；
[0070]3)低功耗，单通道300mW ；[0071]4)自带时钟占空比稳定器；
[0072]电源芯片的选择:
[0073]系统电源采用PTH05000WAD和LM1085用作主要电源芯片，PTH05000WAD是TI公司的电源芯片，LM1085是NSC公司的电源芯片。
[0074]PTH05000WAD是开关电源模块，+5V输入，可以提供6A的电流输出，输出电压在0.9V到3.6V之间可调，效率达到94%。
[0075]LM1085具有低压差电压的特点，当输出电流为5A时，压差电压仅为0.5V，瞬态响应快，0.015%线路电压调整，0.1%负载调整，有内部电流限制及发热限制，100%通过发热极限老化测试。
[0076]DAC芯片的选择
[0077]DAC芯片采用ADI公司的AD9736
[0078]AD9736的主要特性如下:
[0079]I)采用3.3V和1.8V双电源供电；
[0080]2)在输出 600MHz 信号时 SFDR>53dBc ；
[0081]3)在输出 600MHz 信号时 MD>65dBc ；
[0082]4) DNL= ± 1.0LSB，INL= ±2.0LSB ；
[0083]5)低功耗，在330MHz输出20mA电流时功耗为380mW ；
[0084]6) LVDS 数据接 口 ；
[0085]7)片上自带1.2V参考电压。
[0086]时钟倍频器芯片的选择
[0087]时钟倍频器芯片采用ICS公司的ICS8442，该芯片采用3.3V单电源供电，时钟输入范围为IOMHz到25MHz，两路差分时钟输出，输出频率范围为31.25MHz到700MHz，可以通过串行或并行方式配置输入信号频率。
[0088]乘法器芯片的选择
[0089]乘法器采用ADI公司的AD834，该芯片为四象限乘法器，可以实现DC到高于500MHz的信号乘法，且具有低功耗特性，在Vs输入为+5V情况下功耗为280mW。
[0090]放大器芯片的选择
[0091]放大器选用ADI公司的ADA4187-2，该芯片具有低噪声特性，最大值为2mV的低失调电压，1.5pF的输入电容以及1050MHz的_3dB带宽。5-10V的宽电压范围，支持单双电源工作。
[0092]FLASH存储芯片的选择
[0093]FLASH存储芯片采用SAMSUNG公司的K9F8G08U0M，该芯片为NAND型FLASH，存储容量为lGBytes，采用3.3V单电源供电，采用异步读写的控制模式。
[0094]USB协议转换芯片的选择:
[0095]USB协议转换芯片选用CYPRESS公司的CY7C68013芯片。
[0096]CY7C68013芯片主要特性如下:
[0097]I)单片集成USB2.0收发器、SIE和增强型8051微处理器；。
[0098]2)4个可编程的批量/中断/同步端点；
[0099]3) 8位或16位外部数据接口 ；[0100]4)通过枚举支持总线供电应用；
[0101]5)3.3V 操作电压；
[0102]6)灵巧的串行接口引擎；
[0103]7)集成的I2C兼容控制器，运行速率100或400KHz ；
[0104]8)多达40个通用I / O接口。
[0105]系统实现结果
[0106]应用VHDL硬件描述语言进行编程，将编写好的模块下载至XilinxVirtex-4XC4VSX55中。实验过程中，使用系统中的DA产生标准稀疏集信号和模拟目标信号，通过示波器及PC机进行观察。
[0107]系统可以对50MHz的信号带宽的中频信号进行模拟信息转换，AD降采样率可以达到 33%。
[0108]本发明压缩感知模拟-信息转换系统，通过改进的随机调制积分AIC实现了带宽50MHz中频信号的模拟信息转换，并且在实际的实验过程中测试通过，证实了压缩感知模拟-信息转换系统可行性，并且有以下优点:
[0109]>硬件电路简单，体积较小，便于应用于多种系统。
[0110]>处理中采用测量的方式得到基于测量的压缩感知矩阵，可以有效克服模拟电路中非理想因素带来的误差。
[0111]>主要功能通过编程简单，易于修改，使系统具有很大的通用性和灵活性。
[0112]>完整实现预期的功能，实现简单。
[0113]可见，压缩感知模拟-信息转换系统具有很高的应用价值，在实际应用中具有很大的通用性和灵活性，有很好的应用前景。
[0114]本发明公开的上述装置实现了基于压缩感知理论的信号采集系统，该系统采用标准的随机调制积分电路实现对模拟信号的信息转换与采集，其采样率低于传统采样理论的限制。本装置可以用在基于压缩感知雷达等新型信息与通信系统的发射机与接收机中。
[0115]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种压缩感知模拟-信息转换系统，包括=FPGA核心芯片、FPGA核心芯片最小系统外围电路、ADC采样芯片、DAC芯片、时钟倍频器芯片、乘法器芯片、放大器芯片、FLASH存储芯片、USB协议转换芯片和电源芯片； 其中，所述DAC芯片在FPGA核心芯片的控制下输出LFM信号；所述乘法器芯片用于将所述LFM信号与所述FPGA核心芯片输出的伪随机序列信号进行混频处理；所述放大器芯片用于将所述经过混频处理后的混频信号进行放大处理；所述ADC芯片在FPGA核心芯片的控制下采样量化所述放大处理后的混频信号，并将采样量化数据输出至FPGA核心芯片；所述FPGA核心芯片将所述采样量化数据存储于所述FLASH存储器芯片，并在接收到主机命令后将其上传至主机;USB协议转换芯片负责FPGA核心芯片与主机之间的数据交互；电源芯片用于向各个芯片供电；时钟倍频器芯片用于给DAC芯片提供采样时钟信号；FPGA核心芯片最小系统外围电路用于辅助FPGA核心芯片完成相应处理。
2.如权利要求1所述的系统，其特征在于，所述FPGA核心芯片包括USB控制电路，其用于接收主机传送的指令信号，并根据指令信号进行相应的操作。
3.如权利要求1所述的系统，其特征在于，所述FPGA核心芯片包括DA控制电路和AD控制电路，所述DA控制电路用于控制DAC芯片产生LFM信号，所述AD控制电路用于控制ADC采样芯片采样信号。
4.如权利要求1所述的系统，其特征在于，所述FPGA核心芯片包括随机脉冲数据缓存和随机脉冲发送控制电路；所述随机脉冲数据缓存用于存储预定义的二进制随机码；所述随机脉冲发送控制电路读取所存储的二进制随机码，并按系统时序输出伪随机序列信号。
5.如权利要求1所述的系统，其特征在于，所述FPGA核心芯片最小系统外围电路，包括时钟源和程序加载FLASH ;其中所述时钟源为FPGA核心芯片提供系统时钟信号，程序加载FLASH用于存储固化程序。
6.如权利要求4所述的系统，其特征在于，所述伪随机序列信号为LVTTL电平的信号，其经过一个比较器转换为正负对称的伪随机序列信号；所述乘法器芯片用于将所述LFM信号与所述正负对称的伪随机序列信号进行混频处理。
7.—种压缩感知模拟-信息转换的实现方法，该方法包括: 步骤1、FPGA核心芯片控制DAC数模转换芯片输出LFM信号，同时FGPA核心芯片输出伪随机序列信号； 步骤2、所述LFM信号和伪随机序列信号经过一个乘法器进行混频处理； 步骤3、将经过混频处理后的混频信号进行放大处理后，再进行积分处理； 步骤4、利用ADC采样芯片对经过积分处理的信号进行采样量化； 步骤5、FPGA核心芯片存储经采集量化后的数据； 步骤6、在主机的指示下，FPGA核心芯片向主机机上传所述采集量化的数据。
【文档编号】H03M1/54GK103684468SQ201310612155
【公开日】2014年3月26日 申请日期:2013年11月27日 优先权日:2013年11月27日
【发明者】洪文, 孙进平, 张玉玺, 张冰尘, 蒋成龙 申请人:中国科学院电子学研究所