一种输出电平可控制的输出单元电路的制作方法
【专利摘要】本发明涉及输出电平可控制的输出单元电路，包括第一级电平转换电路，用于对输入的第一数据信号和使能信号进行第一级电平转换；逻辑控制电路，用于进行逻辑组合后输出第二数据信号和第二使能信号；对所述第一控制信号逻辑反相后输出第二控制信号；第二级电平转换电路，用于对逻辑控制电路输出的第二使能信号、第二控制信号进行电平转换并输出经过转换的电平信号；输出级，用于进行电平转换并增加信号的驱动能力。有益效果为：使晶体管在额定电压下正常工作，可以控制向外输出电信号的电平，根据需要选择向外界输出具有高电平电压信号或者等于晶体管额定工作电压信号。这样做一方面节省芯片面积，另一方面降低功耗，有着广泛的应用价值。
【专利说明】—种输出电平可控制的输出单元电路
【技术领域】
[0001]本发明涉及半导体集成电路，尤其涉及一种输出电平可控制的输出单元电路。
【背景技术】
[0002]随着集成电路制造工艺技术的不断提高，特征尺寸越来越小。减小特征尺寸，既可以减小芯片的面积，也可以降低电源电压，进而降低整个芯片的功耗。因而特征尺寸的缩小总是伴随着电源电压的降低，降低的电源电压减少整个芯片的功耗。然而有些系统中的芯片依然采用较高的电源电压如3.3V或5V。这些芯片往往是不同的公司在不同的时间设计制造的，很难在短时间完全统一电源电压标准。在实际应用中，不同电源电压芯片互联以交换信息。不同的电源电压意味着芯片上晶体管的特征尺寸不同，不同特征尺寸的晶体管耐压能力不同，一般而言，随着特征尺寸缩小，晶体管耐压能力也相应减小。
[0003]例如，一个5V电源电压的芯片和一个3.3V电源电压芯片互联(实际应用中经常遇到)，3.3V芯片一般采用3.3V工艺，3.3V芯片中晶体管的最高工作电压一般不超过3.6V。当5V电源电压芯片上的信号传送给3.3V芯片时，如果设计不好，就会永久性损坏3.3V晶体管或者减少晶体管的寿命。而3.3V的信号传给5V电源芯片容易导致大的电流泄露。这些问题一直是设计师的难题，为此，很多研究者对此问题做了深入研究。然而，过去的研究主要集中在低压互补金属氧化物硅(CMOS)工艺中具有高压输入容忍性的输入/输出单元电路研究。亦即高压信号传送给低压工艺芯片时所遇到安全可靠性问题，未曾有在低压工艺芯片中，可以选择性的输出高压信号或者低压信号的报道和研究，导致目前的实际应用中，不得不使用高压工艺来输出高压信号和低压信号，既增加芯片的面积，也增加芯片的功耗。
【发明内容】
[0004]本发明目的在于克服以上现有技术之不足，提供一种能输出较高电平信号但采用较低电压工艺的输出单元电路，安全可靠，具体有以下技术方案实现:
所述输出电平可控制的输出单元电路，包括
第一级电平转换电路，用于对输入的第一数据信号和使能信号进行第一级电平转换；逻辑控制电路，包括若干逻辑控制器件，用于接收经过第一级电平转换的数据信号和使能信号，再进行逻辑组合后输出第一组合信号、第二组合信号和第三组合信号；接受第一控制信号，对所述第一控制信号逻辑反相后输出第二控制信号；
第二级电平转换电路，用于对逻辑控制电路输出的第一组合、第二组合信合、第二控制信号进行电平转换并输出经过转换的信号；
输出级，用于接收所述经过第二级电平转换的信号和逻辑控制电路输出的所述第三组合信号，进行电平转换并增加信号的驱动能力，再输出至输出端子。
[0005]所述输出单元电路的进一步设计在于，所述第一级电平转换电路包括第一电平转换电路与第二电平转换电路； 所述第一电平转换电路接收所述第一数据信号；
所述第二电平转换电路接收所述使能信号；
第一电平转换电路与第二电平转换电路均由上拉管与下拉管连接组成。
[0006]所述输出单元电路的进一步设计在于，所述逻辑控制电路，包括第一反相器、第二反相器、第三反相器、与非门以及或非门，所述与非门的两输入端分别对应连接第一电平转换电路与第二电平转换电路的输出端，与非门的一输出端通过第二反相器连接第二级电平转换电路的对应输入端，另一输出端连接第二级电平转换电路的对应输入端；
所述或非门的一输入端通过第一反相器连接第二电平转换电路的输出端，另一输入端连接第一电平转换电路的输出端；
所述第三反相器的输入端为第一控制信号输入端，输出端分别连接第二级电平转换电路的对应输入端；
所述每个反相器、与非门以及或非门电路均由上拉管与下拉管连接组成。
[0007]所述输出单元电路的进一步设计在于，所述第二级电平转换电路，包括第一电平转换单元与第二电平转换单元，所述每个单元均由上拉管与下拉管串联组成。
[0008]所述输出单元电路的进一步设计在于，所述输出级电路由上拉管与下拉管串接组成。
[0009]所述输出单元电路的进一步设计在于，所述上拉管均采用P沟道晶体管，所述下拉管均采用N沟道晶体管。
[0010]所述输出单元电路的进一步设计在于，所述第一电平转换电路和所述第二电平转换电路具有相同的电路结构，所述电路结构由三部分组成，P沟道晶体管P13和N沟道晶体管nl3组成第一部分，P沟道晶体管pl2和N沟道晶体管nl2组成第二部分，P沟道晶体管Pll和N沟道晶体管nil组成第三部分，pl3、nl3的栅极相接并分别连接至输入端子以及nl2栅极，pl3、nl3的漏极分别连接至nil的栅极，pl3、nl3的源极分别对应连接至VDD与地，P12栅极连接至输出端子，pl2、nl2的漏极相接并连接至pll栅极，pl2、nl2源极分别对应连接至电源VDDH与地，pll、nil的漏极相接并连接至输出端子，pll、nil的源极分别对应连接至电源VDDH与地。
[0011]所述输出单元电路的进一步设计在于，所述第二级电平转换电路包括P沟道晶体管mpl、mp3以及N沟道晶体管mnl、mn3依此串接形成的第一电平转换单元与P沟道晶体管mp2、mp4以及N沟道晶体管mn2、mn4依此串接形成的第二电平转换单元，mpl、mp2的源极相接并连接至电源VCC, mpl、mp2的衬底相接并连接至电源VCC, mpl栅极连接mp2漏极，mp2栅极连接mpl漏极,mp3的源极与衬底相接并连接至mpl漏极,mp3与mp4的栅极相接并连接于所述第三反相器的输出端，mp4源极与衬底相接并连接mp2漏极，mp3与mp4漏极分别对应连接于mnl与mn2的漏极,mnl和mn2栅极相接并连接于电源VDDH, mnl和mn2源极分别对应连接于mn3和mn4的漏极,mn3栅极连接所述与非门的输出端，mn4栅极连接所述第二反相器的输出端，mn3与mn4的源极相接并接地，mnl、mn2、mn3、mn4衬底相接并接地。
[0012]所述输出单元电路的进一步设计在于，所述输出级电路包括P沟道晶体管mp5、mp6与N沟道晶体管mn5、mn6, mp5、mp6、mn5、mn6依次串接，mp5源极连接电源VCC, mp5栅极连接所述第二级电平转换电路中的mp2漏极，mp5漏极连接mp6源极，mp6栅极连接到所述第三反相器输出端，mn5、mp6的漏极连接到输出单元电路的输出端子，mp5与mp6的衬底相接并连接电源VCC, mn5栅极连接电源VDDH,mn5源极连接mn6漏极，mn6栅极连接所述第二反相器输出端，mn5、mn6的衬底以及mn6源极相接并接地。
[0013]所述输出单元电路的进一步设计在于，所述逻辑控制电路中，
第一反相器、第二反相器具有相同的结构，均由P沟道晶体管Pl和N沟道晶体管nl组成，pl、nl的栅极相接并连接到对应反相器的输入端子，pl、nl的漏极相接并连接到对应反相器的输出端子，PUnl源极分别对应连接电源VDDH与地；
所述第三反相器由P沟道晶体管P2和N沟道晶体管n2组成，p2与n2的栅极相接并连接至第三反相器的输入端子，P2和n2漏极相接并连接第三反相器的输出端子，p2与n2的源极分别对应连接电源VDD与地；
所述与非门电路由三部分组成，第一部分由P沟道晶体管P3、p4以及N沟道晶体管n3、n4组成；第二部分由P沟道晶体管p5和N沟道晶体管n5组成；第三部分由P沟道晶体管p6和N沟道晶体管n6组成，p3与n3的栅极相接并连接与非门电路的一输入端子，p4与n4的栅极相接并连接另一输入端子，p3与p4的源极相接并连接电源VDDH，p3与p4的漏极相接并连接n4漏极，n4源极连接n3漏极，n3源极接地；p5与n5的栅极相接并连接n4漏极，P5与n5的源极分别对应连接电源VDDH与地，p5和n5漏极相连接p6和n6的栅极，p6和n6源极分别接VDDH和地，p6和n6漏极相接并连接与非门电路的输出端子；
所述或非门电路由三部分组成，第一部分由P沟道晶体管P7和p8以及N沟道晶体管n7和n8组成；第二部分由P沟道晶体管p9和N沟道晶体管n9组成；第三部分由P沟道晶体管plO和N沟道晶体管nlO组成，P7栅极和n7栅极相接并连接或非门电路的一输入端子，P8与n8的栅极相接并连接或非门电路的另一输入端子，p8源极连接电源VDDH，p8漏极连接p7源极，p7漏极与n8、n7的漏极相连接，n8源极与n7源极相接并接地；p9与n9的栅极接并连接n7漏极，p9与n9的源极分别对应连接电源VDDH与地，p9与n9漏极相接并连接PlO与nlO的栅极，plO与nlO的源极分别对应连接电源VDDH与地，plO与nlO的漏极相接并连接或非门电路的输出端子。
[0014]本发明的优点如下:
本发明提供的输出单元电路采用低电压工艺，使晶体管在额定电压下正常工作，在不损害晶体管的使用寿命条件下，可以控制向外输出电信号的电平，根据需要选择向外界输出具有高电平电压信号或者等于晶体管额定工作电压信号。这样做一方面节省芯片面积，另一方面降低功耗，有着广泛的应用价值。
【专利附图】
【附图说明】
[0015]图1为所述输出电平可控制的输出单元电路的电路图。
[0016]图2为所述第一电平转换电路LSl和第二电平转换电路LS2的电路图。
[0017]图3为所述第一反相器T3和第二反相器T4电路图。
[0018]图4为所述与非门Tl电路图。
[0019]图5为所述或非门T2电路图。
[0020]图6为所述第三反相器T5电路图。【具体实施方式】
[0021]下面结合附图对本发明方案进行详细说明。
[0022]对照图1，本实施例提供的输出电平可控制的的输出单元电路包括:第一级电平转换电路10、逻辑控制电路20、第二级电平转换电路30以及输出级40。第一级电平转换电路，逻辑控制电路，第二级电平转换电路和输出级电路依次连接。第一级电平转换电路，用于对输入的第一数据信号和使能信号进行第一级电平转换。逻辑控制电路，包括若干逻辑控制器件，用于接收经过第一级电平转换的数据信号和使能信号，再进行逻辑组合后输出第一组合信号、第二组合信合和第三组合信号；同时，接受第一控制信号，对第一控制信号逻辑反相后输出第二控制信号。第二级电平转换电路，用于对逻辑控制电路输出的第一组合信号、第二组合信号、第二控制信号进行电平转换并输出经过电平转换的信号。输出级，用于接收经过第二级电平转换的电压信号和逻辑控制电路输出的第三组合信号，进行电平转换并增加信号的驱动能力，再输出至输出端子。
[0023]本实施例提供的输出电平可控制的输出单元电路包括三个输入端子DIN、0E、及LOV以及一个输出端子PAD。输入端DIN为数据信号输入端，输入端OE为使能控制信号输入端，当使能控制信号OE为逻辑高电平时，该输出单元电路通过输出端PAD将输入端数据信号DIN输出到外部；当使能控制信号OE为逻辑低电平时，输出端PAD为高阻态。输入端LOV为输出电平控制信号输入端，当电源电压VCC大于VDDH时LOV取逻辑低电平，当VCC等于VDDH时LOV取逻辑高电平。当输出电平控制信号LOV为逻辑高电平时，输出端PAD向外部输出摆幅为GND-VDDH数据信号；当输出电平控制信号LOV为逻辑低电平时，输出端PAD向外部输出摆幅为GND-VCC数据信号。输出端子PAD为数据信号输出端。
[0024]对照图1，本实施例提供的输出电平可控制的输出单元电路包括三个直流电源，分别为VDD、VDDH以及VCC。VDD电压值最小，VCC电压值最大，VDDH电压值介于VDD和VCC之间。其中电源VDD的电压值推荐为输入信号DIN的高电平电压值，电源VDDH的电压值推荐为所述输入级晶体管mn5和mp5正常工作的额定电压值，电源VCC的电压值推荐为不大于VDD与VDDH的和。
[0025]第一级电平转换电路包括第一电平转换电路与第二电平转换电路。第一电平转换电路接收第一数据信号，即DIN端子的输入信号。第二电平转换电路接收使能信号，即OE端子的输入信号。第一电平转换电路和第二电平转换电路具有相同的电路结构，电路结构由三部分组成，P沟道晶体管P13和N沟道晶体管nl3组成第一部分，P沟道晶体管pl2和N沟道晶体管nl2组成第二部分，P沟道晶体管pll和N沟道晶体管nil组成第三部分，pl3、nl3的栅极相接并分别连接至输入端子以及nl2栅极，pl3、nl3的漏极分别连接至nil的栅极，pl3、nl3的源极分别对应连接至VDD与地，pl2栅极连接至输出端子，pl2、nl2的漏极相接并连接至Pll栅极，Pl2、nl2源极分别对应连接至电源VDDH与地，pll、nil的漏极相接并连接至输出端子，PlUnll的源极分别对应连接至电源VDDH与地。
[0026]逻辑控制电路包括第一反相器、第二反相器、第三反相器、与非门以及或非门，与非门的两输入端分别对应连接第一电平转换电路与第二电平转换电路的输出端，与非门的一输出端通过第二反相器连接第二级电平转换电路的对应输入端，另一输出端连接第二级电平转换电路的对应输入端。或非门的一输入端通过第一反相器连接第二电平转换电路的输出端，另一输入端连接第一电平转换电路的输出端。第三反相器的输入端为第一控制信号输入端，输出端分别连接第二级电平转换电路的对应输入端。每个反相器、与非门以及或非门电路均由上拉管与下拉管连接组成。
[0027]其中，第一反相器、第二反相器具有相同的结构，均由P沟道晶体管pi和N沟道晶体管nl组成，pUnl的栅极相接并连接到对应反相器的输入端子OUT。p1、nl的漏极相接并连接到对应反相器的输出端子，pl、nl源极分别对应连接电源VDDH与地，参见图3。第三反相器由P沟道晶体管P2和N沟道晶体管n2组成，p2与n2的栅极相接并连接至第三反相器的输入端子，P2和n2漏极相接并连接第三反相器的输出端子OUT，p2与n2的源极分别对应连接电源VDD与地，参见图6。
[0028]与非门电路由三部分组成，参见图4。第一部分由P沟道晶体管p3、p4以及N沟道晶体管n3、n4组成。第二部分由P沟道晶体管ρ5和N沟道晶体管η5组成。第三部分由P沟道晶体管Ρ6和N沟道晶体管η6组成。ρ3与η3的栅极相接并连接与非门电路的一输入端子，Ρ4与η4的栅极相接并连接另一输入端子，ρ3与ρ4的源极相接并连接电源VDDH，ρ3与ρ4的漏极相接并连接η4漏极,η4源极连接η3漏极,η3源极接地；ρ5与η5的栅极相接并连接η4漏极，ρ5与η5的源极分别对应连接电源VDDH与地，ρ5和η5漏极相连接ρ6和η6的栅极，ρ6和η6源极分别接VDDH和地，ρ6和η6漏极相接并连接与非门电路的输出端子。
[0029]或非门电路由三部分组成，参见图5。第一部分由P沟道晶体管ρ7和ρ8以及N沟道晶体管π7和η8组成。第二部分由P沟道晶体管ρ9和N沟道晶体管η9组成。第三部分由P沟道晶体管PlO和N沟道晶体管nlO组成。P7栅极和n7栅极相接并连接或非门电路的一输入端子，P8与n8的栅极相接并连接或非门电路的另一输入端子。p8源极连接电源VDDH，p8漏极连接p7源极，p7漏极与n8、n7的漏极相连接，n8源极与n7源极相接并接地。p9与n9的栅极接并连接n7漏极，p9与n9的源极分别对应连接电源VDDH与地，p9与n9漏极相接并连接plO与nlO的栅极，plO与nlO的源极分别对应连接电源VDDH与地，PlO与nlO的漏极相接并连接或非门电路的输出端子。
[0030]第二级电平转换电路，包括第一电平转换单元与第二电平转换单元，每个单元均由上拉管与下拉管串联连接组成。第二级电平转换电路包括P沟道晶体管mpl、mp3以及N沟道晶体管mnl、mn3依此串接形成的第一电平转换单元与P沟道晶体管mp2、mp4以及N沟道晶体管mn2、mn4依此串接形成的第二电平转换单元，mpl、mp2的源极相接并连接至电源VCC, mpl、mp2的衬底相接并连接至电源VCC, mpl栅极连接mp2漏极，mp2栅极连接mpl漏极，mp3的源极与衬底相接并连接至mpl漏极，mp3与mp4的栅极相接并连接于第三反相器的输出端，mp4源极与衬底相接并连接mp2漏极，mp3与mp4漏极分别对应连接于mnl与mn2的漏极,mnl和mn2栅极相接并连接于电源VDDH, mnl和mn2源极分别对应连接于mn3和mn4的漏极，mn3栅极连接与非门的输出端，mn4栅极连接第二反相器的输出端，mn3与mn4的源极相接并接地,mnl、mn2、mn3、mn4衬底相接并接地。
[0031]输出级电路由上拉管与下拉管串接组成。输出级电路包括P沟道晶体管mp5、mp6与N沟道晶体管mn5、mn6, mp5、mp6、mn5、mn6依次串接，mp5源极连接电源VCC, mp5栅极连接第二级电平转换电路中的mp2漏极，mp5漏极连接mp6源极，mp6栅极连接到第三反相器输出端，mn5、mp6的漏极连接到输出单元电路的输出端子，mp5与mp6的衬底相接并连接电源VCC, mn5栅极连接电源VDDH,mn5源极连接mn6漏极，mn6栅极连接第二反相器输出端，mn5、mn6的衬底以及mn6源极相接并接地。
[0032]本实施例中，采用双栅氧cmos标准工艺，上拉管均采用P沟道晶体管，所述下拉管均采用N沟道晶体管。对照图2，其中晶体管pll，pl2，nll和nl2采用厚栅氧晶体管；而晶体管nl3和pl3采用薄栅氧晶体管。对照图3，晶体管pi和nl采用厚栅氧晶体管；对照图
4,其中晶体管p3, p4, p5, p6, n3, n4, n5以及n6采用厚栅氧晶体管；对照图5,其中晶体管p7，p8，p9，plO, n7，n8，n9以及nlO采用厚栅氧晶体管；对照图6，晶体管p2和n2采用薄栅氧晶体管。其中薄栅氧晶体管工作在电压VDD的范围，而厚栅氧晶体管推荐工作在电压VDDH 的范围。对照图 1，晶体管 mpl, mp2, mp3, mp4, mp5, mp6, mnl, mn2, mn3, mn4, mn5 以及mn6都采用厚栅氧晶体管。
[0033]对照图1，本实施例提供的输出电平可控制的输出单元电路工作原理为:所有输入信号摆幅为GND-VDD，当输入控制信号OE为逻辑高电平即为VDD，OE的信号VDD通过第二电平转换电路LS2转换为VDDH使所述输出电路向外输出数据信号DIN，DIN的输入信号摆幅为GND-VDD，经过第一电平转换电路LSl转换为摆幅为GND-VDDH的信号传递给第二级电平转换电路，当电源VCC的电压值大于电源VDDH，第二级电平转换电路将摆幅为GND-VDDH的信号转换为摆幅为VDD-VCC的信号输出给所述输出级，再经过输出级转换为摆幅为GND-VCC的输出信号向外部输出。当电源VCC的电压值等于电源VDDH，第二级电平转换电路将摆幅为GND-VDDH的信号转换为摆幅为GND-VCC的信号输出给所述输出级，再经过输出级保持为摆幅为GND-VCC的输出信号向外部输出。
[0034]以0.18um-l.8V/3.3V 工艺为实施例，电源 VDD 为 1.8V, VDDH 为 3.3V，VCC 为 3.3V或者 5V.对照图1,晶体管 mpl，mp2, mp3, mp4, mp5, mp6, mnl, mn2, mn3, mn4, mn5 以及 mn6都采用3.3V晶体管。对照图2，其中晶体管pll，pl2，nll和nl2采用3.3V晶体管；而晶体管nl3和pl3采用1.8V晶体管。对照图3，晶体管pi和nl采用3.3V晶体管；对照图4，晶体管p3, p4, p5, p6, n3, n4, n5以及n6采用3.3V晶体管;对照图5,晶体管p7, p8, p9, plO,n7，n8，n9以及nlO采用3.3V晶体管；对照图6，晶体管p2和n2采用1.8V晶体管。
[0035]当电源VCC为5V时，输入信号LOV为逻辑低电平0，当使能控制信号OE为逻辑高电平即1.8V，DIN的输入信号摆幅为0-1.8V，经过第一电平转换电路LSl转换为摆幅为
0-3.3V的信号传递给第二级电平转换电路，第二级电平转换电路将摆幅为0-3.3V的信号转换为摆幅为1.8-5V的信号输出给所述输出级，再经过输出级转换为摆幅为0-5V的输出信号向外部输出。
[0036]当电源VCC的电压值等于3.3V，输入信号LOV为逻辑高低电平1.8V，当使能控制信号OE为逻辑高电平即1.8V, DIN的输入信号摆幅为0-1.8V,经过第一电平转换电路LSl转换为摆幅为0-3.3V的信号传递给第二级电平转换电路，第二级电平转换电路将摆幅为0-3.3V的信号保持为摆幅为0-3.3V的信号输出给所述输出级，再经过输出级增强驱动力后向外部输出摆幅为0-3.3V的输出信号。
[0037]本实施例提供的输出单元电路采用低电压工艺，使晶体管在额定电压下正常工作，在不损害晶体管的使用寿命条件下，可以控制向外输出电信号的电平，根据需要选择向外界输出具有高电平电压信号或者等于晶体管额定工作电压信号。这样做一方面节省芯片面积，另一方面降低功耗，有着广泛的应用价值。
【权利要求】
1.一种输出电平可控制的输出单元电路，其特征在于包括 第一级电平转换电路，用于对输入的第一数据信号和使能信号进行第一级电平转换； 逻辑控制电路，包括若干逻辑控制器件，用于接收经过第一级电平转换的数据信号和使能信号，再进行逻辑组合后输出第一组合信号、第二组合信号和第三组合信号；接受第一控制信号，对所述第一控制信号逻辑反相后输出第二控制信号； 第二级电平转换电路，用于对逻辑控制电路输出的第一组合信号、第二组合信号、第二控制信号进行电平转换并输出经过电平转换的信号； 输出级，用于接收所述经过第二级电平转换的信号和逻辑控制电路输出的所述第三组合信号，进行电平转换并增加信号的驱动能力，再输出至输出端子。
2.根据权利要求1所述的输出单元电路，其特征在于所述第一级电平转换电路包括第一电平转换电路与第二电平转换电路； 所述第一电平转换 电路接收所述第一数据信号； 所述第二电平转换电路接收所述使能信号； 第一电平转换电路与第二电平转换电路均由上拉管与下拉管连接组成。
3.根据权利要求1所述的输出单元电路，其特征在于所述逻辑控制电路，包括第一反相器、第二反相器、第三反相器、与非门以及或非门，所述与非门的两输入端分别对应连接第一电平转换电路与第二电平转换电路的输出端，与非门的一输出端通过第二反相器连接第二级电平转换电路的对应输入端，另一输出端连接第二级电平转换电路的对应输入端； 所述或非门的一输入端通过第一反相器连接第二电平转换电路的输出端，另一输入端连接第一电平转换电路的输出端； 所述第三反相器的输入端为第一控制信号输入端，输出端分别连接第二级电平转换电路的对应输入端； 所述每个反相器、与非门以及或非门电路均由上拉管与下拉管连接组成。
4.根据权利要求1所述的输出单元电路，其特征在于所述第二级电平转换电路，包括第一电平转换单元与第二电平转换单元，所述每个单元均由上拉管与下拉管连接组成。
5.根据权利要求1所述的输出单元电路，其特征在于所述输出级电路由上拉管与下拉管串接组成。
6.根据权利要求2-5的任意一项所述的输出单元电路，其特征在于所述上拉管均采用P沟道晶体管，所述下拉管均采用N沟道晶体管。
7.根据权利要求6所述的输出单元电路，其特征在于所述第一电平转换电路和所述第二电平转换电路具有相同的电路结构，所述电路结构由三部分组成，P沟道晶体管pl3和N沟道晶体管nl3组成第一部分，P沟道晶体管pl2和N沟道晶体管nl2组成第二部分，P沟道晶体管Pll和N沟道晶体管nil组成第三部分，pl3、nl3的栅极相接并分别连接至输入端子以及nl2栅极，pl3、nl3的漏极分别连接至nil的栅极，pl3、nl3的源极分别对应连接至VDD与地，pl2栅极连接至输出端子，pl2、nl2的漏极相接并连接至pll栅极，pl2、nl2源极分别对应连接至电源VDDH与地，plUnll的漏极相接并连接至输出端子，pll、nil的源极分别对应连接至电源VDDH与地。
8.根据权利要求6所述的输出单元电路，其特征在于所述第二级电平转换电路包括P沟道晶体管mpl、mp3以及N沟道晶体管mnl、mn3依此串接形成的第一电平转换单元与P沟道晶体管mp2、mp4以及N沟道晶体管mn2、mn4依此串接形成的第二电平转换单元，mpl、mp2的源极相接并连接至电源VCC, mpl、mp2的衬底相接并连接至电源VCC, mpl栅极连接mp2漏极,mp2栅极连接mpl漏极,mp3的源极与衬底相接并连接至mpl漏极,mp3与mp4的栅极相接并连接于所述第三反相器的输出端，mp4源极与衬底相接并连接mp2漏极，mp3与mp4漏极分别对应连接于mnl与mn2的漏极,mnl和mn2栅极相接并连接于电源VDDH, mnl和mn2源极分别对应连接于mn3和mn4的漏极,mn3栅极连接所述与非门的输出端，mn4栅极连接所述第二反相器的输出端，mn3与mn4的源极相接并接地，mnl、mn2、mn3、mn4衬底接并接地。
9.根据权利要求6所述的输出单元电路，其特征在于所述输出级电路包括P沟道晶体管mp5、mp6与N沟道晶体管mn5、mn6, mp5、mp6、mn5、mn6依次串接，mp5源极连接电源VCC,mp5栅极连接所述第二级电平转换电路中的mp2漏极，mp5漏极连接mp6源极，mp6栅极连接到所述第三反相器输出端，mn5、mp6的漏极连接到输出单元电路的输出端子，mp5与mp6的衬底相接并连接电源VCC, mn5栅极连接电源VDDH,mn5源极连接mn6漏极，mn6栅极连接所述第二反相器输出端，mn5、mn6的衬底以及mn6源极相接并接地。
10.根据权利要求6所述的输出单元电路，其特征在于所述逻辑控制电路中， 第一反相器、第二反相器具有相同的结构，均由P沟道晶体管Pl和N沟道晶体管nl组成，pl、nl的栅极相接并连接到对应反相器的输入端子，pl、nl的漏极相接并连接到对应反相器的输出端子，PUnl源极分别对应连接电源VDDH与地； 所述第三反相器由P沟道晶体管P2和N沟道晶体管n2组成，p2与n2的栅极相接并连接至第三反相器的输入端子，P2和n2漏极相接并连接第三反相器的输出端子，p2与n2的源极分别对应连接电源VDD与地； 所述与非门电路由三部分组成，第一部分由P沟道晶体管P3、p4以及N沟道晶体管n3、n4组成；第二部分由P沟道晶体管p5和N沟道晶体管n5组成；第三部分由P沟道晶体管p6和N沟道晶体管n6组成，p3与n3的栅极相接并连接与非门电路的一输入端子，p4与n4的栅极相接并连接另一输入端子，p3与p4的源极相接并连接电源VDDH，p3与p4的漏极相接并连接n4漏极，n4源极连接n3漏极，n3源极接地；p5与n5的栅极相接并连接n4漏极，P5与n5的源极分别对应连接电源VDDH与地，p5和n5漏极相连接p6和n6的栅极，p6和n6源极分别接VDDH和地，p6和n6漏极相接并连接与非门电路的输出端子； 所述或非门电路由三部分组成，第一部分由P沟道晶体管P7和p8以及N沟道晶体管n7和n8组成；第二部分由P沟道晶体管p9和N沟道晶体管n9组成；第三部分由P沟道晶体管plO和N沟道晶体管nlO组成，P7栅极和n7栅极相接并连接或非门电路的一输入端子，P8与n8的栅极相接并连接或非门电路的另一输入端子，p8源极连接电源VDDH，p8漏极连接p7源极，p7漏极与n8、n7的漏极相连接，n8源极与n7源极相接并接地；p9与n9的栅极接并连接n7漏极，p9与n9的源极分别对应连接电源VDDH与地，p9与n9漏极相接并连接PlO与nlO的栅极，plO与nlO的源极分别对应连接电源VDDH与地，plO与nlO的漏极相接并连接或非门电路的输出端子。
【文档编号】H03K19/0185GK103795401SQ201410053773
【公开日】2014年5月14日 申请日期:2014年2月18日 优先权日:2014年2月18日
【发明者】彭飞, 彭艳军, 孙玲, 夏峻, 孙海燕 申请人:南通大学