奇偶校验比特的生成、发送、接收装置及发送、接收方法

奇偶校验比特的生成、发送、接收装置及发送、接收方法
【专利摘要】本发明提供了一种发送装置、发送方法、奇偶校验比特生成装置、接收装置、接收方法以及解码信号生成装置。所述发送装置包括:决定单元，对每个所述信息序列的序列长的规定范围，决定用所述已知信息生成的第1奇偶校验序列的序列长，决定的所述第1奇偶校验序列的序列长对于每个所述信息序列的序列长的规定范围具有不同的序列长；计算单元，基于决定的所述第1奇偶校验序列的序列长，将所述已知信息附加到所述信息序列，通过使用所述低密度奇偶校验卷积码编码运算生成对于所述信息序列以及所述附加信息的所述奇偶校验比特；发送单元，发送对所述信息序列以及所述奇偶校验比特追加了所述信息序列的序列长的值的发送信号。
【专利说明】奇偶校验比特的生成、发送、接收装置及发送、接收方法
[0001]本申请是以下专利申请的分案申请:
[0002]申请号:201080010004.8
[0003]申请日:2010年2月19日
[0004]发明名称:编码器、解码器以及编码方法
【技术领域】
[0005]本发明涉及使用可以对应多种编码率的低密度奇偶校验卷积码(LDPC - CC =LowDensity Parity Check-Convolutional Codes)的编码器、解码器及编码方法。
【背景技术】[0006]近年来，作为以可实现的电路规模来发挥高纠错能力的纠错码，低密度奇偶校验(LDPC:Low-Density Parity-Check)码备受瞩目。由于LDPC码纠错能力高且容易安装,所以在IEEE802.1ln的高速无线LAN系统和数字广播系统等的纠错编码方式中采用该LDPC码。
[0007]LDPC码是以低密度奇偶校验矩阵H定义的纠错码。另外，LDPC码是具有与奇偶校验矩阵H的列数N相等的块长度的块码。例如，在非专利文献1、非专利文献2、非专利文献3以及非专利文献4中提出了随机的LDPC码、Array LDPC码以及QC-LDPC码(QC: Quas1-Cyclic 准循环)。
[0008]但是，目前的大多数通信系统具有下述特征，即，如以太网(注册商标)那样，将发送信息汇总成每个可变长度的分组或帧进行传输。在这样的系统中适用块码即LDPC码的情况下，例如产生下述的问题，即，使固定长度的LDPC码的块如何对应于可变长度的以太网(注册商标)的帧。在IEEE802.1ln中，通过对发送信息序列进行填充处理或删截处理，调节发送信息序列的长度和LDPC码的块长度，但难以避免因填充或删截而使编码率变化或发送冗余的序列。
[0009]对于这样的块码的LDPC码(以后，将其记为LDPC-BC: Low-Density Parity-CheckBlock Code低密度奇偶校验块码)，正在研究可对任意长度的信息序列进行编码/解码的LDPC-CC (Low-Density Parity-Check Convolutional Codes:低密度奇偶校验卷积码)(例如，参照非专利文献I和非专利文献2)。
[0010]LDPC-CC是由低密度奇偶校验矩阵定义的卷积码，图1示出了例如编码率R =1/2( = b/c)的LDPC-CC的奇偶校验矩阵Ht [0，η]。这里，Ητ[0，η]的元素h/O取“O”或“I”。另外，h?以外的元素都为“O”。M表示LDPC-CC中的存储长度，η表示LDPC-CC的代码字的长度。如图1所示，LDPC-CC的奇偶校验矩阵具有下述特征，即，仅在矩阵的对角项和其附近的元素配置“1”，矩阵的左下方和右上方的元素为“0”，而且为平行四边形的矩阵。
[0011]这里，图2表示h/O =l、h2(°)(t) =1时，由奇偶校验矩阵Ητ[0，η]Τ定义的LDPC - CC的编码器。如图2所示，LDPC-CC的编码器由比特长度c的M+1个移位寄存器和mod2加法(“异或”运算)器构成。因此，与进行生成矩阵的乘法运算的电路或进行基于后向(前向)迭代法的运算的LDPC-BC的编码器相比，LDPC-CC的编码器具有能够以非常简单的电路实现的特征。另外，图2是卷积码的编码器，所以能够对任意长度的信息序列进行编码而无需将信息序列划分为固定长度的块进行编码。
[0012]现有技术文献
[0013]非专利文献
[0014]非专利文献I:R.G.Gallager, “Low-density parity check codes,，，IRE Trans.1nform.Theory, IT-8, pp-21-28，1962.[0015]非专利文献2:D.J.C.Mackay，“Good error-correcting codes based on verysparse matrices,，’ IEEE Trans.1nform.Theory, vol.45，n0.2，pp399_431，Marchl999.[0016]非专利文献3:J.L Fan，“Array codes as low-density parity-checkcodes,，’proc.0f 2nd Int.Symp.0n Turbo Codes, pp.543-546，Sep.2000.[0017]非专利文献4 ；M.P.C.Fossorierj “Quas1-cyclic low-density parity-checkcodes from circulant permutation matrices，，，IEEE Trans.1nform.Theory, vol.50, n0.8，pp.1788-1793，Nov.2001.[0018]非专利文献5:Μ.P.C.Fossorier，Μ.Mihal jevic，and H.1maij “Reducedcomplexity iterative decoding of low density parity check codes based on beliefpropagation,，’ IE EE Trans.Commun.，vol.47.，n0.5，pp.673-680，Mayl999.[0019]非专利文献6:J.Chen, A.Dholakiaj E.Eleftheriouj M.P.C.Fossorier, and X.-YuHuj “Reduced-complexity decoding of LDPC codes，，，IEEE Trans.Commun., vol.53., no? 8，pp.1288-1299，Aug.2005.[0020]非专利文献7:J.Zhang，and M.P.C.Fossorier, “Shuffled iterativedecoding, ” IEEE Trans.Commun.，vol.53，n0.2，pp.209-213，Feb.2005.[0021]非专利文献8:S.Lin，D.J.Jr.，Costello，“Error control coding:Fundamentalsand applications,，’Prentice-Hall.[0022]非专利文献9:和田山正，“低密度<検查符号i子O復号方法，”卜1J夕
'、m.
【发明内容】

[0023]本发明需要解决的问题
[0024]但是，关于以低运算规模且数据的接收质量良好的LDPC-CC以及其编码器和解码器，并没有充分地研究多种编码率。
[0025]例如，在非专利文献8中示出了，为了对应多种编码率而使用删截。在使用删截对应多种编码率的情况下，首先，准备作为源的代码即母码(mother code)，生成母码的编码序列，从该编码序列中选择不发送(删截)的比特。然后，通过改变不发送的比特数，对应多种编码率。由此，通过与编码器、解码器一起而用于母码的编码器、解码器，能够对应所有的编码率，所以具有能够消减运算规模(电路规模)的优点。
[0026]另一方面，作为对应多种编码率的方法，有对每种编码率准备不同的代码(Distributed Codes:分布式码)的方法，特别是在LDPC码的情况下，如非专利文献9中记载那样具有能够容易地构成各种代码长度、编码率的灵活性，所以对于多种编码率以多个代码对应的方法是通常的方法。此时，存在由于使用多个代码而运算规模(电路规模)大的缺点，但与通过删截对应多种编码率的情况相比，具有数据的接收质量非常良好的优点。
[0027]考虑到上述情况，目前为止，对于为了对应多种编码率而准备多个代码，由此确保数据的接收质量而且能够削减编码器、解码器的运算规模的LDPC码的生成方法，进行探讨的文献较少，若能够确立实现削减编码器、解码器的运算规模的LDPC码的生成方法，则能够兼顾目前为止难以实现的提高数据的接收质量和降低运算规模。
[0028]另外，由于LDPC-CC是卷积码的一种，所以为了确保信息比特的解码中的置信度，需要进行终止(termination)或截尾(tail biting)。但是,对于既能够确保数据的接收质量，又能够尽可能减少终止数的LDPC-CC及其编码器和解码器，并没有进行充分的研究。
[0029]本发明的目的在于，提供在使用了 LDPC-CC的编码器及解码器中，即使在进行终止的情况下，也能够使纠错能力不劣化并且避免信息的传输效率下降的编码器、解码器及编码方法。
[0030]解决问题的方案
[0031 ] 本发明的用于发送对多个比特的信息序列和附加于所述信息序列的已知信息，通过使用低密度奇偶校验卷积码进行编码运算生成的奇偶校验比特的发送装置，包括:决定单元，对每个所述信息序列的序列长的规定范围，决定用所述已知信息生成的第I奇偶校验序列的序列长，决定的所述第I奇偶校验序列的序列长对于每个所述信息序列的序列长的规定范围具有不同的序列长；计算单元，基于决定的所述第I奇偶校验序列的序列长，将所述已知信息附加到所述信息序列，通过使用所述低密度奇偶校验卷积码编码运算生成对于所述信息序列以及所述附加信息的所述奇偶校验比特；发送单元，发送对所述信息序列以及所述奇偶校验比特追加了所述信息序列的序列长的值的发送信号。
[0032]本发明的用于发送对多个比特的信息序列和附加于所述信息序列的已知信息，通过使用低密度奇偶校验卷积码进行编码运算生成的奇偶校验比特的发送方法，包括以下步骤:决定步骤，对每个所述信息序列的序列长的规定范围，决定用所述已知信息生成的第I奇偶校验序列的序列长，决定的所述第I奇偶校验序列的序列长对于每个所述信息序列的序列长的规定范围具有不同的序列长；计算步骤，基于决定的所述第I奇偶校验序列的序列长，将所述已知信息附加到所述信息序列，通过使用所述低密度奇偶校验卷积码编码运算生成对于所述信息序列以及所述附加信息的所述奇偶校验比特；发送步骤，发送对所述信息序列以及所述奇偶校验比特追加了所述信息序列的序列长的值的发送信号。
[0033]本发明的用于对多个比特的信息序列和附加于所述信息序列的已知信息，通过使用低密度奇偶校验卷积码进行编码运算生成奇偶校验比特的奇偶校验比特生成装置，包括:决定单元，对每个所述信息序列的序列长的规定范围，决定用所述已知信息生成的第I奇偶校验序列的序列长，决定的所述第I奇偶校验序列的序列长对于每个所述信息序列的序列长的规定范围具有不同的序列长；计算单兀，基于决定的所述第I奇偶校验序列的序列长，将所述已知信息附加到所述信息序列，通过使用所述低密度奇偶校验卷积码编码运算生成对于所述信息序列以及所述附加信息的所述奇偶校验比特；输出单元，输出所述信息序列以及所述奇偶校验比特。
[0034]本发明的用于接收对多个比特的信息序列和附加于所述信息序列的已知信息，通过使用低密度奇偶校验卷积码进行编码运算生成的奇偶校验比特的接收装置，包括:接收单元，接收信号；获取单元，从接收信号所包含的控制信号获取所述信息序列的序列长的值，计算奇偶校验序列的序列长，所述奇偶校验序列按每个所述信息序列的序列长的规定范围而决定，所述奇偶校验序列为对包含于所述接收信号中的信息序列和已知信息使用低密度奇偶校验卷积码进行编码生成的信号，所述信号序列由多个比特构成，所述已知信息为附加于所述信息序列的信息；解码单元，基于所述信息序列的序列长以及所述奇偶校验序列的序列长，进行置信传播解码，估计所述接收信号中包含的信息序列。
[0035]本发明的用于接收对多个比特的信息序列和附加于所述信息序列的已知信息，通过使用低密度奇偶校验卷积码进行编码运算生成的奇偶校验比特的接收方法，包括以下步骤:接收步骤，接收信号；获取步骤，从接收信号所包含的控制信号获取所述信息序列的序列长的值，计算奇偶校验序列的序列长，所述奇偶校验序列按每个所述信息序列的序列长的规定范围而决定，所述奇偶校验序列为对包含于所述接收信号中的信息序列和已知信息使用低密度奇偶校验卷积码进行编码生成的信号，所述信号序列由多个比特构成，所述已知信息为附加于所述信息序列的信息；解码步骤，基于所述信息序列的序列长以及所述奇偶校验序列的序列长，进行置信传播解码，估计所述接收信号中包含的信息序列。
[0036]本发明的用于对多个比特的信息序列和附加于所述信息序列的已知信息，通过使用低密度奇偶校验卷积码进行编码运算生成奇偶校验比特的解码信号生成装置，包括:输入单元，输入信号；获取单元，从输入信号所包含的控制信号获取所述信息序列的序列长的值，计算奇偶校验序列的序列长，所述奇偶校验序列按每个所述信息序列的序列长的规定范围而决定，所述奇偶校验序列为对包含于所述输入信号中的信息序列和已知信息使用低密度奇偶校验卷积码进行编码生成的信号，所述信号序列由多个比特构成，所述已知信息为附加于所述信息序列的信息；解码单元，基于所述信息序列的序列长以及所述奇偶校验序列的序列长，进行置信传播解码，估计所述输入信号中包含的信息序列。
[0037]本发明的编码器进行LDPC-CC编码，该编码器采用的结构包括:决定单元，根据信息序列的信息长度和编码率，决定在所述信息序列的末尾附加并进行发送的终止序列的序列长度；以及计算单元，对所述信息序列以及为生成与所决定的所述序列长度相应的所述终止序列所需的已知信息序列进行低密度奇偶校验卷积码编码，并计算奇偶校验序列。
[0038]本发明的解码器利用置信传播对LDPC-CC进行解码，该解码器采用的结构包括:获取单元，获取编码率以及在信息序列的末尾附加并进行发送的终止序列的序列长度；以及解码单元，基于所述编码率以及所述终止序列长度，对信息序列进行置信传播解码。
[0039]本发明的编码方法为根据信息序列的信息长度及编码率，决定在所述信息序列的末尾附加并进行发送的终止序列的序列长度；以及对所述信息序列以及为生成与所决定的所述序列长度相应的所述终止序列所需的已知信息序列进行低密度奇偶校验卷积码编码，并计算奇偶校验序列。
[0040]发明效果
[0041]根据本发明的编码器、解码器以及编码方法，即使在进行终止的情况下，也能够使纠错能力不劣化，并且避免信息的传输效率的下降。
【专利附图】

【附图说明】[0042]图1是表示LDPC-CC的校验矩阵的图。
[0043]图2是表示LDPC-CC编码器的结构的图。
[0044]图3是表示一例时变周期4的LDPC-CC的奇偶校验矩阵的结构的图。
[0045]图4A是表示时变周期3的LDPC-CC的奇偶校验多项式和奇偶校验矩阵H的结构的图。
[0046]图4B是表示与图4A的“校验式#1”?“校验式#3”的X(D)有关的各项之间的置信传播的关系的图，
[0047]图4C是表示与“校验式#1”?“校验式#6”的X(D)有关的各项之间的置信传播的关系的图。
[0048]图5是表不(7,5)卷积码的奇偶校验矩阵的图。
[0049]图6是表示一例编码率2/3且时变周期2的LDPC-CC的奇偶校验矩阵H的结构的图。
[0050]图7是表示一例编码率2/3且时变周期m的LDPC-CC的奇偶校验矩阵的结构的图。
[0051]图8是表示一例编码率(n -1) /n且时变周期m的LDPC-CC的奇偶校验矩阵的结构的图。
[0052]图9是表示一例LDPC-CC编码单元的结构的图。
[0053]图10是用于说明信息零终止(Information-zero-termination)的方法的图。
[0054]图11是表示本发明实施方式3的编码器的主要结构的方框图。
[0055]图12是表示实施方式3的第I信息运算单元的主要结构的方框图。
[0056]图13是表示实施方式3的奇偶校验运算单元的主要结构的方框图。
[0057]图14是表示实施方式3的编码器的另外的主要结构的方框图。
[0058]图15是表示实施方式3的解码器的主要结构的方框图。
[0059]图16是用于说明编码率1/2的情况下的对数似然比设定单元的动作的图。
[0060]图17是用于说明编码率2/3的情况下的对数似然比设定单元的动作的图。
[0061]图18是表示一例搭载实施方式3的编码器的通信装置的结构的图。
[0062]图19是表不一例发送格式的图。
[0063]图20是表示一例搭载实施方式3的解码器的通信装置的结构的图。
[0064]图21是表示一例关于信息大小(size)与终止数之间的关系的图。
[0065]图22是表示另一例关于信息大小与终止数之间的关系的图。
[0066]图23是表示一例关于信息大小与终止数之间的关系的图。
[0067]图24是表示搭载本发明实施方式5的编码器的通信装置的主要结构的方框图。
[0068]图25是用于说明终止序列长度的决定方法的图。
[0069]图26是用于说明终止序列长度的决定方法的图。
[0070]图27是表不一例发送格式的图。
[0071]图28是表示搭载实施方式5的解码器的通信装置的主要结构的方框图。
[0072]图29是表示一例搭载编码器的通信装置与搭载解码器的通信装置之间的信息的流程的图。
[0073]图30是表示一例搭载编码器的通信装置与搭载解码器的通信装置之间的信息的流程的图。[0074]图31是示出一例表示信息大小与终止数之间的关系的对应表的图。
[0075]图32A是表示对信息大小为512比特的信息序列附加了终止序列的情况下的BER/BLER特性的图。
[0076]图32B是表示对信息大小为1024比特的信息序列附加了终止序列的情况下的BER/BLER特性的图。
[0077]图32C是表示对信息大小为2048比特的信息序列附加了终止序列的情况下的BER/BLER特性的图。
[0078]图32D是表示对信息大小为4096比特的信息序列附加了终止序列的情况下的BER/BLER特性的图。
[0079]图33是表示信息大小与支持编码率(support code rate)之间的对应表的图。
[0080]图34是表示搭载本发明实施方式6的编码器的通信装置的主要结构的方框图。
[0081]图35是表示一例搭载编码器的通信装置与搭载解码器的通信装置之间的信息的流程的图。
[0082]图36是表示搭载实施方式6的解码器的通信装置的主要结构的方框图。
[0083]图37是表示本发明实施方式7的编码器的主要结构的方框图。
[0084]图38是表示实施方式7的解码器的主要结构的方框图。
[0085]图39是表示本发明实施方式8的编码器的主要结构的方框图。
[0086]标号说明
[0087]100 LDPC-CC 编码器
[0088]110数据运算单元
[0089]120、230、632、830、830A、840、840A 奇偶校验运算单元
[0090]130,260权重控制单元
[0091]140 mod2 加法器
[0092]111-1 ?111-Μ、121-1 ?121-M、221-1 ?221-M、231-1 ?231-M 移位寄存器
[0093]112-0 ?112-M、122-0 ?122-M、222-0 ?222-M、232-0 ?232-M 权重乘法器
[0094]200、630、630A、800、800A 编码器
[0095]210信息生成单元
[0096]220-1第I信息运算单元
[0097]220-2第2信息运算单元
[0098]220-3第3信息运算单元
[0099]240加法单元
[0100]250,610,810编码率设定单元
[0101]300、720、900 解码器
[0102]310对数似然比设定单元
[0103]320矩阵处理运算单元
[0104]321存储单元
[0105]322行处理运算单元
[0106]323列处理运算单元
[0107]400、500、600、600A、700、700A 通信装置[0108]410编码率决定单元
[0109]420,640 调制单元
[0110]510 接收单元
[0111]520对数似然比生成单元
[0112]530,710控制信息生成单元
[0113]620发送信息生成及信息长度检测单元
[0114]631终止序列长度决定单元
[0115]633,730编码率 调整单元
[0116]820、820A、910 控制单元
[0117]920、930 BP 解码单元
【具体实施方式】
[0118]以下，参照附图详细地说明本发明的实施方式。
[0119](实施方式I)
[0120]首先，在本实施方式中，说明具有良好特性的LDPC-CC。
[0121 ](具有良好的特性的LDPC-CC)
[0122]以下，说明特性良好的时变周期g的LDPC-CC。
[0123]首先，说明特性良好的时变周期4的LDPC-CC。另外，以下，以编码率1/2的情况为例进行说明。
[0124]作为时变周期设为4的LDPC-CC的奇偶校验多项式，考虑式(I 一 I)~式(I 一
4)。此时，X(D)是数据(信息)的多项式表达式，P(D)是奇偶校验多项式表达式。这里，在式(I 一 I)~式(I 一 4)中，设为X(D)、P(D)分别存在四个项的奇偶校验多项式，但这是因为，为了获得良好的接收质量，设为四个项较合适。
[0125](Dal+Da2+Da3+Da4) X (D) + (Dbl+Db2+Db3+DM) P (D) = 0...(I — I)
[0126](DA1+DA2+DA3+DA4) X (D) + (DB1+DB2+DB3+DB4) P (D) = 0...(I — 2)
[0127]φα1+Ο°2+Ο°3+Ο°4)Χφ) + φΜ+Ο02+Ο03+Ο04)Ρφ) = 0…(I — 3)
[0128](DE1+DE2+DE3+DE4) X (D) + (DF1+DF2+DF3+DF4) P(D) = 0...(I — 4)
[0129]在式(1-1)中，al、a2、a3、a4为整数(其中，al古a2古a3古a4且al至a4全都不同)。另外，以后在记为“X古Y古…古Z”的情况下，表示X、Y、…、Z相互完全不同。另外，bl、b2、b3、b4为整数(其中，bl古b2古b3古b4)。将式(I — I)的奇偶校验多项式称为“校验式#1”，并将基于式(1-1)的奇偶校验多项式的子矩阵设为第I子矩阵氏。
[0130]另外，在式(I — 2)中，A1、A2、A3、A4为整数(其中，Al关A2关A3关A4)。另外，B1、B2、B3、B4为整数(其中，BI古B2古B3古B4)。将式(I 一 2)的奇偶校验多项式称为“校验式#2”，并将基于式(1-2)的奇偶校验多项式的子矩阵设为第2子矩阵H2。
[0131]另外,在式(1-3)中，α1、α 2、α 3、α 4 为整数(其中，α I ^ α 2 ^ α 3 ^ α4)。另外，β 1、β2、β3、β4为整数(其中，β I ^ β2 ^ β3 ^ β4)。将式(1-3)的奇偶校验多项式称为“校验式#3”，并将基于式(1- 3)的奇偶校验多项式的子矩阵设为第3子矩阵Η3。
[0132]另外，在式(I — 4)中，Ε1、Ε2、Ε3、Ε4为整数(其中，El关Ε2关Ε3关Ε4)。另外，F1、F2、F3、F4为整数(其中，Fl古F2古F3古F4)。将式(I 一 4)的奇偶校验多项式称为“校验式#4”，并将基于式(1- 4)的奇偶校验多项式的子矩阵设为第4子矩阵H4。
[0133]另外，考虑从第I子矩阵H1、第2子矩阵H2、第3子矩阵H3以及第4子矩阵H4,如图3那样生成了奇偶校验矩阵的时变周期4的LDPC-CC。
[0134]此时，在式(I — I)~(I — 4)中，将X(D)和P(D)的次数的组合(al、a2、a3、a4)、(bl、b2、b3、b4)、(Al、A2、A3、A4)、(B1、B2、B3、B4)、( α 1、α 2、α 3、α 4)、( β 1、β 2、β 3、β4)、(Ε1、Ε2、Ε3、Ε4)、(F1、F2、F3、F4)的各个值除以4所得的余数设为k的情况下，使上述那样表示的四个系数组(例如，(al、a2、a3、a4))中包含余数O、1、2、3各一个，而且在上述的四个系数组都成立。
[0135]例如，将“校验式#1”的X(D)的各个次数(al、a2、a3、a4)设为(al、a2、a3、a4)=
(8,7,6,5),各个次数(al、a2、a3、a4)除以4所得的余数k为(0，3，2，I)，四个系数组中包含余数(k)0、l、2、3各一个。同样，若将“校验式#1”的P(D)的各个次数(bl、b2、b3、b4)设为(bl、b2、b3、b4) = (4，3，2，I)，则各个次数(bl、b2、b3、b4)除以4所得的余数k为(0，3，2，1)，四个系数组中包含0、1、2、3各一个作为余数(k)。假设其他校验式(“校验式#2”、“校验式#3”、“校验式#4”)的X(D)和P(D)各自的四个系数组也成立上述的与“余数”有关的条件。
[0136]通过这种方式，能够形成由式(1-1)~式(I 一 4)构成的奇偶校验矩阵H的列权重在所有列中为4的、正则LDPC码。这里，所谓正则LDPC码是由各列权重被设为了恒定的奇偶校验矩阵定义的LDPC码，并具有特性稳定且不易出现误码平台(error floor)的特征。特别是，在列权重为4的情况下，特性良好，所以通过如上述那样生成LDPC-CC，能够获得接收性能良好的LDPC-CC。
[0137]另外，表1是与上述“余数”有关的条件成立的、时变周期4且编码率1/2的LDPC-CC的例子(LDPC — CC#1~#3)。在表1中，时变周期4的LDPC-CC由“校验多项式#1”、“校验多项式#2”、“校验多项式#3”、“校验多项式#4”四个奇偶校验多项式定义。
[0138]【表1】
[0139]
【权利要求】
1.用于发送对多个比特的信息序列和附加于所述信息序列的已知信息，通过使用低密度奇偶校验卷积码进行编码运算生成的奇偶校验比特的发送装置，包括: 决定单元，对每个所述信息序列的序列长的规定范围，决定用所述已知信息生成的第I奇偶校验序列的序列长，决定的所述第I奇偶校验序列的序列长对于每个所述信息序列的序列长的规定范围具有不同的序列长； 计算单元，基于决定的所述第I奇偶校验序列的序列长，将所述已知信息附加到所述信息序列，通过使用所述低密度奇偶校验卷积码编码运算生成对于所述信息序列以及所述附加信息的所述奇偶校验比特； 发送单元，发送对所述信息序列以及所述奇偶校验比特追加了所述信息序列的序列长的值的发送信号。
2.如权利要求1所述的发送装置，所述已知信息为零。
3.如权利要求1所述的发送装置， 所述决定单元按每个所述信息序列的序列长的规定范围决定一个序列长作为所述第I奇偶校验序列的序列长。
4.如权利要求1至3的任意一个所述的发送装置， 所述决定单元当所述信息序列的序列长越长就决定越短的序列长作为所述第I奇偶校验序列的序列长。
5.用于发送对多个比特的信息序列和附加于所述信息序列的已知信息，通过使用低密度奇偶校验卷积码进行编码运算生成的奇偶校验比特的发送方法，包括以下步骤: 决定步骤，对每个所述信息序列的序列长的规定范围，决定用所述已知信息生成的第I奇偶校验序列的序列长，决定的所述第I奇偶校验序列的序列长对于每个所述信息序列的序列长的规定范围具有不同的序列长； 计算步骤，基于决定的所述第I奇偶校验序列的序列长，将所述已知信息附加到所述信息序列，通过使用所述低密度奇偶校验卷积码编码运算生成对于所述信息序列以及所述附加信息的所述奇偶校验比特； 发送步骤，发送对所述信息序列以及所述奇偶校验比特追加了所述信息序列的序列长的值的发送信号。
6.如权利要求5所述的发送方法，所述已知信息为零。
7.如权利要求5所述的发送方法， 所述决定步骤按每个所述信息序列的序列长的规定范围决定一个序列长作为所述第I奇偶校验序列的序列长。
8.如权利要求5至7的任意一个所述的发送方法， 在所述决定步骤中，所述信息序列的序列长越长就决定越短的序列长作为所述第I奇偶校验序列的序列长。
9.用于对多个比特的信息序列和附加于所述信息序列的已知信息，通过使用低密度奇偶校验卷积码进行编码运算生成奇偶校验比特的奇偶校验比特生成装置，包括: 决定单元，对每个所述信息序列的序列长的规定范围，决定用所述已知信息生成的第I奇偶校验序列的序列长，决定的所述第I奇偶校验序列的序列长对于每个所述信息序列的序列长的规定范围具有不同的序列长；计算单元，基于决定的所述第I奇偶校验序列的序列长，将所述已知信息附加到所述信息序列，通过使用所述低密度奇偶校验卷积码编码运算生成对于所述信息序列以及所述附加信息的所述奇偶校验比特； 输出单元，输出所述信息序列以及所述奇偶校验比特。
10.如权利要求9所述的奇偶校验比特生成装置，所述已知信息为零。
11.如权利要求9所述的奇偶校验比特生成装置， 所述决定单元按每个所述信息序列的序列长的规定范围决定一个序列长作为所述第I奇偶校验序列的序列长。
12.如权利要求9至11的任意一个所述的奇偶校验比特生成装置， 所述决定单元当所述信息序列的序列长越长就决定越短的序列长作为所述第I奇偶校验序列的序列长。
13.用于接收对多个比特的信息序列和附加于所述信息序列的已知信息，通过使用低密度奇偶校验卷积码进行编码运算生成的奇偶校验比特的接收装置，包括: 接收单元，接收信号； 获取单元，从接收信号所包含的控制信号获取所述信息序列的序列长的值，计算奇偶校验序列的序列长，所述奇偶校验序列按每个所述信息序列的序列长的规定范围而决定，所述奇偶校验序列为对包含于所述接收信号中的信息序列和已知信息使用低密度奇偶校验卷积码进行编码生成的信号，所述信号序列由多个比特构成，所述已知信息为附加于所述信息序列的信息； 解码单元，基于所述信息序列的序列长以及所述奇偶校验序列的序列长，进行置信传播解码，估计所述接收信号中包含的信息序列。
14.如权利要求13所述的接收装置，所述已知信息为零。
15.如权利要求13所述的接收装置， 所述获取单元按每个所述信息序列的序列长的规定范围获取一个序列长作为所述第I奇偶校验序列的序列长。
16.如权利要求13至15的任意一个所述的接收装置， 所述获取单元当所述信息序列的序列长越长就获取越短的序列长作为所述第I奇偶校验序列的序列长。
17.用于接收对多个比特的信息序列和附加于所述信息序列的已知信息，通过使用低密度奇偶校验卷积码进行编码运算生成的奇偶校验比特的接收方法，包括以下步骤: 接收步骤，接收信号； 获取步骤，从接收信号所包含的控制信号获取所述信息序列的序列长的值，计算奇偶校验序列的序列长，所述奇偶校验序列按每个所述信息序列的序列长的规定范围而决定，所述奇偶校验序列为对包含于所述接收信号中的信息序列和已知信息使用低密度奇偶校验卷积码进行编码生成的信号，所述信号序列由多个比特构成，所述已知信息为附加于所述信息序列的信息； 解码步骤，基于所述信息序列的序列长以及所述奇偶校验序列的序列长，进行置信传播解码，估计所述接收信号中包含的信息序列。
18.如权利要求17所述的接收方法，所述已知信息为零。
19.如权利要求17所述的接收方法， 所述获取步骤按每个所述信息序列的序列长的规定范围获取一个序列长作为所述第I奇偶校验序列的序列长。
20.如权利要求17至19的任意一个所述的接收方法， 所述获取步骤当所述信息序列的序列长越长就获取越短的序列长作为所述第I奇偶校验序列的序列长。
21.用于对多个比特的信息序列和附加于所述信息序列的已知信息，通过使用低密度奇偶校验卷积码进行编码运算生成奇偶校验比特的解码信号生成装置，包括: 输入单元，输入信号； 获取单元，从输入信号所包含的控制信号获取所述信息序列的序列长的值，计算奇偶校验序列的序列长，所述奇偶校验序列按每个所述信息序列的序列长的规定范围而决定，所述奇偶校验序列为对包含于所述输入信号中的信息序列和已知信息使用低密度奇偶校验卷积码进行编码生成的信号，所述信号序列由多个比特构成，所述已知信息为附加于所述信息序列的信息； 解码单元，基于所述信息序列的序列长以及所述奇偶校验序列的序列长，进行置信传播解码，估计所述输入信号中包含的信息序列。
22.如权利要求21所述的解码信号生成装置，所述已知信息为零。
23.如权利要求21所述的解码信号生成装置， 所述获取单元按每个所述信息序列的序列长的规定范围获取一个序列长作为所述第I奇偶校验序列的序列长。
24.如权利要求21至23的任意一个所述的解码信号生成装置， 所述获取单元当所述信息序列的序列长越长就获取越短的序列长作为所述第I奇偶校验序列的序列长。
【文档编号】H03M13/11GK103957014SQ201410220157
【公开日】2014年7月30日 申请日期:2010年2月19日 优先权日:2009年3月2日
【发明者】村上丰, 古贺久雄, 儿玉宣贵 申请人:松下电器产业株式会社