本发明涉及电子信息技术领域，更具体地说，涉及多电压域的输入/输出缓冲器。
背景技术：
当使用MOS作为输入/输出缓冲器的基本器件时，若所述输入/输出缓冲器的工作电压与所述MOS的耐压值不一致，则会存在下述问题：
其一，低耐压值的MOS在高压情况下应用时会发生过压击穿。虽然将多个低耐压值的MOS进行叠加后可增强其抗压能力，但势必会造成所述输入/输出缓冲器面积过大，同时会使所述输入/输出缓冲器中的ESD(Electro-Static discharge，静电泄放)设计过于复杂；
其二，MOS的耐压值越高，阈值电压就越高，而阈值电压越高的MOS在低压情况下应用时，其过驱动电压随PVT(process-voltage-temperature，工艺-电压-温度)变化而产生的变化范围就越大，容易超出允许的变化范围而直接影响到所述输入/输出缓冲器的性能；并且，对于所述MOS中的PMOS和NMOS而言，当两者的过驱动电压受PVT影响而变化方向不一致甚至完全相反时，则上述影响会更加恶劣。
因此，如何在避免上述负面影响的前提下，实现输入/输出缓冲器的多电压域设计(即能够兼容多种工作电压的设计)，成为本领域技术人员亟待解决的问题。
技术实现要素：
有鉴于此，本发明提供一种多电压域的输入/输出缓冲器，以在不增加输入/输出缓冲器的面积和ESD设计难度、并改善所述输入/输出缓冲器的性能的前提下，实现所述输入/输出缓冲器的多电压域设计。
一种多电压域的输入/输出缓冲器，包括预驱动级和驱动级，其中，所述驱动级包括PMOS和NMOS这两个MOS，所述PMOS的漏极接所述NMOS的漏极，所述PMOS的源极接工作电源，所述NMOS的源极接地，所述PMOS和所述NMOS的栅极均接所述预驱动级的输出端，此外还包括：
与所述预驱动级的正电源输入端相连的第一供电源；
与所述预驱动级的负电源输入端相连的第二供电源；
以及分别与所述工作电源、所述第一供电源和所述第二供电源相连的电压域识别电路，用于根据所述工作电源的输出电压确定所述第一供电源和所述第二供电源的输出电压；
其中，所述输入/输出缓冲器中的MOS均为耐压值等于所述输入/输出缓冲器的最高电压域的正电压的MOS；所述第一供电源的输出电压＝(所述工作电源的输出电压+所述最高电压域的正电压)/2；所述第二供电源的输出电压＝所述第一供电源的输出电压－所述最高电压域的正电压。
其中，当所述输入/输出缓冲器中的MOS均为耐压值等于3.3V的MOS时，所述输入/输出缓冲器的兼容电压域包括3.3V电压域、2.5V电压域、1.8V电压域和1.2V电压域。
其中，当所述输入/输出缓冲器中的MOS均为耐压值等于2.5V的MOS时，所述输入/输出缓冲器的兼容电压域包括2.5V电压域、1.8V电压域和1.2V电压域。
其中，当所述输入/输出缓冲器中的MOS均为耐压值等于1.8V的MOS时，所述输入/输出缓冲器的兼容电压域包括1.8V电压域和1.2V电压域。
其中，所述第一供电源为线性稳压器。
其中，所述第二供电源为负压电荷泵。
从上述的技术方案可以看出，本发明以耐压值等于输入/输出缓冲器的最高电压域的正电压的MOS作为构建所述输入/输出缓冲器中的预驱动级和驱动级的基本器件，从而，避免了MOS在高压应用时发生过压击穿，解决了因叠加MOS造成的输入/输出缓冲器的面积过大、ESD设计过于复杂的问题；同时，本发明根据所述输入/输出缓冲器的工作电压实时调整所述预驱动级的输出电压，以增大低压应用下的所述驱动级中的PMOS和NMOS的栅源电压的绝对值，从而，使所述PMOS和所述NMOS的过驱动电压随PVT变化而产生的变化范围明显减小，改善了所述输入/输出缓冲器的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例公开的多电压域的输入/输出缓冲器结构示意图。
具体实施方式
为了引用和清楚起见，下文中使用的技术名词、简写或缩写总结如下：
MOS：Metal Oxide Semiconductor FET，金属氧化物半导体场效应晶体管；
PMOS：P-Metal Oxide Semiconductor FET，P沟道金属氧化物半导体场效应晶体管；
NMOS：N-Metal Oxide Semiconductor FET，N沟道金属氧化物半导体场效应晶体管；
ESD：Electro-Static discharge，静电泄放。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见图1，本发明实施例公开了一种多电压域的输入/输出缓冲器，以在不增加输入/输出缓冲器的面积和ESD设计难度、并改善所述输入/输出缓冲器的性能的前提下，实现所述输入/输出缓冲器的多电压域设计，它包括预驱动级10、驱动级20、第一供电源30、第二供电源40和电压域识别电路50，其中：
预驱动级10和驱动级20均以MOS作为基本器件进行构建，所述MOS的耐压值等于所述输入/输出缓冲器的最高电压域的正电压；
驱动级20包括PMOS和NMOS这两个MOS；PMOS的漏极接NMOS的漏极，PMOS的源极接工作电源VCC，NMOS的源极接地，PMOS和NMOS的栅极均接预驱动级10的输出端；
预驱动级10的正电源输入端接第一供电源30，其负电源输入端接第二供电源40；
电压域识别电路50分别与工作电源VCC、第一供电源30和第二供电源40相连，用于根据工作电源VCC的输出电压确定第一供电源30和第二供电源40的输出电压；具体的，第一供电源30的输出电压＝(工作电源VCC的输出电压+所述最高电压域的正电压)/2；第二供电源40的输出电压＝第一供电源30的输出电压－所述最高电压域的正电压。
其中，第一供电源40优选线性稳压器，第二供电源50优选负压电荷泵，但并不局限。
为便于本领域技术人员容易理解本实施例的技术方案，下面分别从“本方案如何解决MOS在高压情况下应用时造成的负面影响”和“本方案如何解决MOS在低压情况下应用时造成的负面影响”两个方面进行详述。
1)本方案如何解决MOS在高压情况下应用时造成的负面影响
由于本实施例公开的输入/输出缓冲器中的MOS均为耐压值等于所述输入/输出缓冲器的最高电压域的正电压的MOS，因此，即便所述输入/输出缓冲器从最高电压域切换到任一较低的电压域下工作，也不会发生MOS过压击穿。以能够兼容3.3V电压域、2.5V电压域、1.8V电压域和1.2V电压域这4个电压域的输入/输出缓冲器为例(3.3V电压域为这4个电压域中的最高电压域，该最高电压域的正电压即为3.3V)，由于其基本器件是耐压值等于3.3V的MOS，因此无论所述输入/输出缓冲器的电压域是切换为2.5V电压域、1.8V电压域或1.2V电压域，都不存在所述MOS的高压应用问题，从而有效避免了所述MOS发生过压击穿。
再者，由于所述MOS不会发生过压击穿，那么也就没有必要对多个MOS进行叠加以增强其抗压能力，因此也就不存在所述输入/输出缓冲器的面积过大且ESD设计过于复杂的问题。
2)本方案如何解决MOS在高压情况下应用时造成的负面影响
已知耐压值越高的MOS在低压情况下应用时，其过驱动电压随PVT(process-voltage-temperature，工艺-电压-温度)变化而产生的变化范围就越大。原因在于：
首先定义MOS的栅源电压、阈值电压和过驱动电压分别为VGS、VTH和VOD，已知三者满足固定关系式VOD＝|VGS|－|VTH|，其中|VGS|的最大值为所述输入/输出缓冲器的工作电压；在实际应用中，由于受到PVT(process-voltage-temperature，工艺-电压-温度)变化的影响，|VTH|和所述输入/输出缓冲器的工作电压(即|VGS|的最大值)都会产生一定的变化，致使VOD的值也随之改变；
以正常应用于1.2V工作电压下的耐压值为1.2V的MOS(该MOS的|VTH|的典型值为400mV)和低压应用于1.2V工作电压下的耐压值为3.3V的MOS(该MOS的|VTH|的典型值为700mV)为例，假设两者的|VGS|受PVT变化影响产生±a的浮动，两者的|VTH|受PVT变化影响均产生±b的浮动，则计算得到的这两个MOS的VOD的范围依次是1.2V-a-400mV-b～1.2V+a-400mV+b和1.2V-a-700mV-b～1.2V+a-700mV+b；其中，
(式1.1)、
(式1.2)；
经比较可以很容易的得出，式1.2的输出结果明显大于式1.1，由此可见，高耐压值的MOS在低压应用时，其VOD的变化范围明显变大。
而在本实施例中，电压域识别电路50会根据检测到的工作电源VCC的输出电压来自动调整第一供电源30和第二供电源40的输出电压，从而实现以第一供电源30的输出电压(记作VPD)作为预驱动级10的电源电压、同时以第二供电源40的输出电压(记作VPS)作为预驱动级10的地电压，即预驱动级10的输出电压为VPD～VPS。
由于在驱动级20中，PMOS的栅源电压|VGS-P|(其中VGS-P＝VCC－VPS)与NMOS的栅源电压|VGS-S|(其中|VGS-S|＝VPD)相等，因此存在关系式VCC－VPS＝VPD(式2.1)；同时为避免预驱动级10中的MOS过压击穿，需保证VPD－VPS＝Vmax(式2.1)，式中，Vmax为最高电压域的正电压；结合式2.1-2.2，可计算得到VPD＝(VCC+Vmax)/2，VPS＝VPD－Vmax。
其中，由于(VCC+Vmax)/2>VCC，因此|VGS-P|和|VGS-S|的最大值均大于VCC，设其最大值为V0。仍以低压应用于1.2V工作电压下的耐压值为3.3V的MOS(该MOS的|VTH|的典型值为700mV)为例，假设其V0受PVT变化影响产生±a的浮动，其|VTH|受PVT变化影响均产生±b的浮动，则计算得到的该MOS的VOD的范围为V0-a-700mV-b～V0+a-700mV+b；对应的，
(式1.3)
经比较可以很容易的得出，式1.3的输出结果明显大于式1.2，由此可见，由于本方案增大了低压应用下的该MOS的栅源电压的绝对值，使其过驱动电压的变化范围明显减小，因此降低了现有方案中MOS在低压情况下应用时对所述输入/输出缓冲器的性能造成的恶劣影响，所述输入/输出缓冲器的性能得到了改善。
再者，已知MOS的驱动电流随其过驱动电压的平方呈正比变化，但是PMOS与NMOS的变化是相互独立的，因此若PMOS与NMOS的过驱动电压变化方向不一致甚至完全相反，则PMOS与NMOS的驱动电流也会朝向不同的方向变化，致使两者驱动能力不匹配。而在本实施例中，由于MOS的过驱动电压的变化范围明显减小，因此随过驱动电压的平方呈正比变化的驱动电流的变化范围也会相应减小，更不容易超出驱动电流所允许的变化范围，从而改善了因PMOS和NMOS的过驱动电压变化方向不一致而对所述输入/输出缓冲器的性能造成的恶劣影响。
经上述1)-2)分析可知，本实施例在不增加输入/输出缓冲器的面积和ESD设计难度、并改善所述输入/输出缓冲器的性能的前提下，实现了所述输入/输出缓冲器的多电压域设计。下面提供本实施例的一项具体应用示例：
以兼容3.3V电压域、2.5V电压域、1.8V电压域和1.2V电压域四个电压域的输入/输出缓冲器为例，则其基本器件为耐压值等于3.3V的MOS，则：当应用于3.3V电压域时，预驱动级10的电源电压为3.3V，地为0V，有足够的能力保证该MOS的正常开启和关断；同时预驱动级中的MOS不会过压击穿。当应用于2.5V电压域时，预驱动级10的电源电压为2.9V，地为-0.4V，有足够的能力保证该MOS的正常开启和关断；同时预驱动级中的MOS不会过压击穿。当应用于1.8V电压域时，预驱动级10的电源电压为2.55V，地为-0.75V，有足够的能力保证该MOS的正常开启和关断；同时预驱动级中的MOS不会过压击穿。当应用于1.2V电压域时，预驱动级10的电源电压为2.25V，地为-1.05V，有足够的能力保证该MOS的正常开启和关断；同时预驱动级中的MOS不会过压击穿。
本实施例所述的输入/输出缓冲器可以是最高电压域分别为3.3V电压域、2.5V电压域或1.8V电压域的输入/输出缓冲器。工作人员可根据所述输入/输出缓冲器的具体应用情况，对其基本器件进行合理选型。也即：
当所述输入/输出缓冲器中的MOS均为耐压值等于3.3V的MOS时，所述输入/输出缓冲器的兼容电压域包括3.3V电压域、2.5V电压域、1.8V电压域和1.2V电压域，其中，3.3V电压域为这4个电压域中的最高电压域，该最高电压域的正电压即为3.3V；
当所述输入/输出缓冲器中的MOS均为耐压值等于2.5V的MOS时，所述输入/输出缓冲器的兼容电压域包括2.5V电压域、1.8V电压域和1.2V电压域，其中，2.5V电压域为这3个电压域中的最高电压域，该最高电压域的正电压即为2.5V；
当所述输入/输出缓冲器中的MOS均为耐压值等于1.8V的MOS时，所述输入/输出缓冲器的兼容电压域包括1.8V电压域和1.2V电压域，其中，1.8V电压域为这2个电压域中的最高电压域，该最高电压域的正电压即为1.8V。
综上所述，本发明以耐压值等于输入/输出缓冲器的最高电压域的正电压的MOS作为构建所述输入/输出缓冲器中的预驱动级和驱动级的基本器件，从而，避免了MOS在高压应用时发生过压击穿，解决了因叠加MOS造成的输入/输出缓冲器的面积过大、ESD设计过于复杂的问题；同时，本发明根据所述输入/输出缓冲器的工作电压实时调整所述预驱动级的输出电压，以增大低压应用下的所述驱动级中的PMOS和NMOS的栅源电压的绝对值，从而，使所述PMOS和所述NMOS的过驱动电压随PVT变化而产生的变化范围明显减小，改善了所述输入/输出缓冲器的性能。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明实施例的精神或范围的情况下，在其它实施例中实现。因此，本发明实施例将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。